Claims (16)
소자가 형성되어 있는 반도체기판상에 층간절연막을 형성하여 표면을 평탄화하는 단계와, 상기 층간절연막을 선택적으로 소정두께만큼 제거하여 트렌치를 형성하는 단계, 상기 층간절연막 전면에 제1 도전층을 형성하는 단계, 상기 제1 도전층 및 층간절연막을 선택적으로 식각하여 기판 소정 부분을 노출시키는 콘택을 형성하는 단계, 기판 전면에 제2 도전층을 형성하는 단계, 및 상기 제1 도전층 및 제2 도전층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치 제조방법.A method of manufacturing a semiconductor device, comprising: forming an interlayer insulating film on a semiconductor substrate on which elements are formed to planarize the surface; selectively removing the interlayer insulating film by a predetermined thickness to form a trench; Selectively etching the first conductive layer and the interlayer insulating film to form a contact exposing a predetermined portion of the substrate; forming a second conductive layer on the entire surface of the substrate; and forming the first conductive layer and the second conductive layer And selectively etching the semiconductor memory device.
제1항에 있어서, 상기 트렌치는 상기 층간절연막 하부의 기판의 비교적 단차기 높은 부분에 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.2. The method of claim 1, wherein the trench is formed in a relatively high-order portion of the substrate under the interlayer insulating film.
제2항에 있어서, 상기 트렌치의 기저면과 상기 기판의 비교적 단차가 높은 부분간의 거리가 최소 1000Å이상임을 특징으로 하는 반도체 메모리장치 제조방법.3. The method of claim 2, wherein a distance between a bottom surface of the trench and a portion of the substrate having a relatively high step height is at least 1000 angstroms.
제2항에 있어서, 상기 기판의 단차가 높은 부분은 비트라인 형성영역 또는 필드산화막상의 게이트전극 형성영역임을 특징으로 하는 반도체 메모리장치 제조방법.3. The method of claim 2, wherein the stepped portion of the substrate is a bit line formation region or a gate electrode formation region on the field oxide film.
제2항에 있어서, 상기 트렌치는 적어도 하나 이상 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.3. The method of claim 2, wherein at least one of the trenches is formed.
제1항에 있어서, 상기 층간절연막은 BPSG를 증착하여 형성하거나 산화막과 BPSG로 이루어진 이중구조의 절연막으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the interlayer insulating layer is formed by depositing BPSG or an insulating layer having a dual structure of an oxide layer and BPSG.
제1항에 있어서, 상기 제1 도전층 및 제2 도전층은 폴리실콘층으로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the first conductive layer and the second conductive layer are formed of a polysilicon layer.
제7항에 있어서, 상기 폴리실콘층은 불순물이 도핑된 폴리실리콘을 증착하여 형성하거나 폴리실리콘을 증착한 후 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.8. The method of claim 7, wherein the polysilicon layer is formed by depositing impurity-doped polysilicon or by implanting impurities after depositing polysilicon.
제8항에 있어서, 상기 도핑되거나 이온주입되는 불순물로는 인이나 비소를 이용하는 것을 특징으로 하는 반도체 메모리장치 제조방법.9. The method according to claim 8, wherein phosphorus or arsenic is used as the doped or ion implanted impurity.
제1항에 있어서, 상기 기판상에 형성된 소자는 게이트와 소오스 및 드레인으로 이루어진 반도체 메모리 장치의 트랜지스터 및 비트라인임을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the element formed on the substrate is a transistor and a bit line of a semiconductor memory device including a gate, a source and a drain.
제1항에 있어서, 상기 콘택에 의해 노출되는 기판 부분은 트랜지스터의 소오스임을 특징으로 하는 반도체 메모리장치 제조방법.2. The method of claim 1, wherein the substrate portion exposed by the contact is a source of a transistor.
제1항에 있어서,상기 제1 도전층과 제2 도전층에 의해 커패시터 하부전극이 형성되는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, wherein the capacitor lower electrode is formed by the first conductive layer and the second conductive layer.
제1항에 있어서, 상기 콘택을 통해 상기 제2 도전층이 기판 소정 부분과 접속되는 것을 특징으로 하는 반도체 메모리장치 제조방법.2. The method of claim 1, wherein the second conductive layer is connected to a predetermined portion of the substrate through the contact.
제1항에 있어서, 상기 제1 도전층 및제2 도전층을 선택적으로 식각하는 단계후에 상기 제2 도전층 전면에 유전체막을 형성하는 단계와, 상기 유전체막 전면에 제3 도전층을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치 제조방법.The method of claim 1, further comprising: forming a dielectric layer over the second conductive layer after selectively etching the first and second conductive layers; and forming a third conductive layer over the dielectric layer Wherein the semiconductor memory device further comprises:
제14항에 있어서, 상기 제3 도전층은 커패시터 상부전극을 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.15. The method of claim 14, wherein the third conductive layer forms a capacitor upper electrode.
제14항에 있어서, 상기 유전체막은 ONO 또는 NO로 형성하는 것을 특징으로 하는 반도체 메모리장치 제조방법.15. The method of claim 14, wherein the dielectric film is formed of ONO or NO.