Claims (84)
메모리칩과, 상기 메모리칩상에 배치되는 복수의 뱅크와, 상기 메모리칩상에 배치되고, 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 사이 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.A memory chip, a plurality of banks arranged on the memory chip, a data input / output area disposed on the memory chip for performing input / output of a plurality of bits of data, and a plurality of banks in common and extending in a column direction And a data bus comprising a path of the plurality of bits of data between the plurality of banks and the data input / output area, wherein each of the plurality of banks comprises a memory cell array and is arranged in the column direction. A plurality of middle blocks arranged in the column direction, the plurality of middle blocks having a small block, a sense amplifier disposed between the two small blocks, and a word line, a data line, and a column selection line disposed on the memory cell array; At least one column decoder disposed at at least one of two end portions in a direction, and connected to the column select line; A plurality of row decoders disposed at one of two end portions in the direction, one at each of the middle blocks, connected to the word line, and arranged at the other of the two end portions in the row direction, And a cell array controller disposed at one of two end portions in the row direction, the cell array controller configured to control the data read operation of the plurality of bits or the data write operation of the plurality of bits. And each of the plurality of banks is configured to perform the read operation of the plurality of bit data or the write operation of the plurality of bit data independently of each other.
제1항에 있어서, 상기 복수의 뱅크 각각은 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 뱅크 중 1개의 뱅크를 상기 데이타 버스에 접속하고, 나머지 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.2. The bank of claim 1, wherein each of the plurality of banks includes a bank selection circuit disposed at the other of two ends in the row direction, and the bank selection circuit reads the plurality of bits of data or writes the plurality of bits of data. And when executing an operation, one bank of the plurality of banks is connected to the data bus, and the remaining banks are disconnected from the data bus.
제1항에 있어서, 상기 복수의 뱅크는 상기 로우 방향으로 2개, 상기 컬럼 방향으로 2개, 합계 4개 존재하고 있는 것을 특징으로 하는 반도체 메모리.2. The semiconductor memory according to claim 1, wherein the plurality of banks are present in two in the row direction, two in the column direction, and four in total.
제1항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장하는 DQ선쌍을 구비하고, 상기 DQ선쌍은 상기 센스 앰프와 상기 DQ버퍼를 서로 접속하는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, further comprising a DQ line pair disposed between the two small blocks and extending in the row direction, wherein the DQ line pair connects the sense amplifier and the DQ buffer to each other.
제1항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, further comprising a column select switch disposed between said two small blocks and connected to said column select line.
제1항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 상기 컬럼 방향의 2개의 단부 중 한쪽에 배치되는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, wherein the data input / output area is disposed at one of two end portions in the column direction of the memory chip.
제1항에 있어서, 상기 데이타 입출력 영역은 상기 복수 비트의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, wherein said data input / output area has a plurality of data input / output circuits for inputting and outputting said plurality of bits of data simultaneously.
제1항에 있어서, 상기 데이타 버스는 상기 메모리칩의 중앙부에서 상기 컬럼 방향으로 연장하고, 상기 복수의 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, wherein the data bus extends in the column direction from the center of the memory chip, and the plurality of banks are disposed on both sides of the row direction of the data bus.
제1항에 있어서, 상기 복수의 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 선택선 중 서로 인접하는 2개의 컬럼 선택선은 각각 상이한 컬럼 디코더에 의해 제어되는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, wherein when each of the plurality of banks has a plurality of column decoders, two of the column selection lines adjacent to each other are controlled by different column decoders.
제1항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 1, wherein the row decoder selects one of the two small blocks and selects one word line from among the word lines of the selected small block.
메모리칩과, 상기 메모리칩상에 배치되고, 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고, 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.A plurality of main banks arranged on the memory chip, the plurality of main banks comprising a plurality of sub banks, a data input / output area disposed on the memory chip for input / output of a plurality of bits of data, and the plurality of main banks A data bus which is provided in common in at least two sub banks of all sub banks constituting the circuit bank, extends in a column direction, and comprises a path of the plurality of bit data between the sub banks of the plurality of main banks and the data input / output area. And each of the plurality of sub-banks is configured of an array of memory cells, the two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and the memory cell array. A plurality of middle blocks arranged in the column direction, having a word line, a data line, and a column selection line; At least one column decoder disposed at at least one of two end portions in the column direction and connected to the column select line, and disposed at one of two end portions in the row direction, one at each of the blocks; A plurality of row decoders connected to the word line, a plurality of DQ buffers disposed at the other of the two end portions in the row direction and provided one at each of the blocks, and one of the two end portions in the row direction. And a cell array controller configured to control the data read operation of the plurality of bits or the data write operation of the plurality of bits, wherein each of the plurality of subbanks is independently of each other. And a semiconductor memory configured to perform data write operation.
제11항에 있어서, 상기 복수의 서브 뱅크 각각은 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고 이 선택된 서브 뱅크를 상기 데이타 버스에 접속하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.12. The apparatus of claim 11, wherein each of the plurality of subbanks includes a bank selection circuit disposed at the other of two end portions in the row direction, and the bank selection circuit is configured to read the plurality of bit data or to perform the operation of the plurality of bit data. When performing a write operation, selecting two or more subbanks among all the subbanks constituting the plurality of main banks, connecting the selected subbanks to the data bus, and truncating unselected subbanks on the data bus. A semiconductor memory, characterized in that.
제12항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.13. The semiconductor memory according to claim 12, wherein data input / output in the selected subbank is exchanged between the selected subbank and the data input / output area via different data buses, respectively.
제11항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장하는 DQ선쌍을 구비하고, 상기 DQ선쌍은 상기 센스 앰프와 상기 DQ 버퍼를 서로 접속하는 것을 특징으로 하는 반도체 메모리.12. The semiconductor memory according to claim 11, further comprising a DQ line pair disposed between the two small blocks and extending in the row direction, wherein the DQ line pair connects the sense amplifier and the DQ buffer to each other.
제11항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.12. The semiconductor memory according to claim 11, further comprising a column select switch disposed between the two small blocks and connected to the column select line.
제11항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역은 상기 복수 비트 데이타의 n배의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.12. The data input / output circuit according to claim 11, wherein when the number of the plurality of subbanks constituting each of the plurality of main banks is n, the data input / output area is a plurality of data input / output circuits for simultaneously inputting and outputting n times data of the plurality of bit data. It has a semiconductor memory characterized by the above-mentioned.
제11항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 선택선 중 서로 인접하는 2개의 컬럼 선택선은 각각 상이한 컬럼 디코더에 의해 제어되는 것을 특징으로 하는 반도체 메모리.12. The method of claim 11, wherein when each of the plurality of subbanks constituting each of the plurality of main banks has a plurality of column decoders, two column selection lines adjacent to each other among the column selection lines are respectively provided to different column decoders. Controlled by the semiconductor memory.
제11항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.12. The semiconductor memory according to claim 11, wherein the row decoder selects any one of the two small blocks and selects one word line from among the word lines of the selected small block.
제11항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 중앙부에서 상기 로우 방향으로 길게 되도록 배치되어 있는 것을 특징으로 하는 반도체 메모리.12. The semiconductor memory according to claim 11, wherein the data input / output area is arranged to extend in the row direction at the center of the memory chip.
제19항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 컬럼 방향의 양측에서 각각 상기 컬럼 방향으로 연장하고 있는 것을 특징으로 하는 반도체 메모리.20. The semiconductor memory according to claim 19, wherein the data bus extends in the column direction on both sides of the column direction of the data input / output area, respectively.
제20항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.21. The semiconductor memory according to claim 20, wherein the plurality of subbanks constituting the plurality of main banks are arranged on both sides of the row direction of the data bus.
제21항에 있어서, 상기 복수의 메인뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.22. The semiconductor memory according to claim 21, wherein the plurality of subbanks constituting the plurality of main banks are present in four in the row direction, two in the column direction, and eight in total.
제11항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 상기 컬럼 방향의 2개의 단부 중 한쪽에 배치되는 것을 특징으로 하는 반도체 메모리.12. The semiconductor memory according to claim 11, wherein the data input / output area is disposed at one of two end portions in the column direction of the memory chip.
제23항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 컬럼 방향의 1개의 측에서 각각 상기 컬럼 방향으로 연장하고 있는 것을 특징으로 하는 반도체 메모리.24. The semiconductor memory according to claim 23, wherein said data bus extends in said column direction on one side of said column direction of said data input / output area, respectively.
제24항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 로우 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.25. The semiconductor memory according to claim 24, wherein the plurality of subbanks constituting the plurality of main banks are disposed on both sides of the row bus in the row direction.
제25항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.26. The semiconductor memory according to claim 25, wherein the plurality of subbanks constituting the plurality of main banks are present in four in the row direction, two in the column direction, and a total of eight.
메모리칩과, 상기 메모리칩상에 배치되는 복수의 뱅크와, 상기 메모리칩상에 배치되고, 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되는 복수의 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.A memory chip, a plurality of banks arranged on the memory chip, a data input / output area disposed on the memory chip for performing input / output of a plurality of bits of data, and a plurality of banks in common and extending in a column direction And a data bus comprising a path of the plurality of bits of data between the plurality of banks and the data input / output area, wherein each of the plurality of banks comprises a memory cell array and is arranged in a column direction. A plurality of middle blocks having a block, a sense amplifier disposed between the two small blocks, a word line, a data line, and a column selection line arranged on the memory cell array, and arranged in the column direction, and the column direction At least one column decoder disposed at at least one of two ends of the at least one column decoder and connected to the column select line; A plurality of row decoders disposed at one of two end portions in one direction, one at each of the blocks, and connected to the word line, and a plurality of DQ buffers disposed at the other of the two end portions in the row direction. And a cell array controller disposed at the other of the two ends in the row direction and controlling the data read operation of the plurality of bits or the data write operation of the plurality of bits, wherein each of the plurality of banks is independently of the other. And a read operation of a plurality of bits of data or a writing operation of the plurality of bits of data.
제27항에 있어서, 상기 복수의 뱅크 각각은 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장하고, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장하고, 상기 로컬 DQ선쌍과 상기 DQ버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.28. The apparatus of claim 27, wherein each of the plurality of banks is disposed between the two small blocks constituting each of the middle blocks, extends in the row direction, and is connected to the sense amplifier, and a pair of local DQ lines. And a global DQ line pair extending in the column direction on the block and connecting the local DQ line pair and the DQ buffer.
제28항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.29. The semiconductor memory according to claim 28, further comprising a switch disposed between said local DQ line pair and said global DQ line pair.
제29항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.30. The semiconductor memory according to claim 29, wherein said switch is composed of an N-channel type MOS transistor.
제27항에 있어서, 상기 복수의 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 뱅크 중 1개의 뱅크를 상기 데이타 버스에 접속하고, 나머지 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.28. The bank of claim 27, wherein each of the plurality of banks includes a bank selection circuit disposed at the other of two ends in the column direction, and the bank selection circuit reads the plurality of bits of data or writes the plurality of bits of data. And when executing an operation, one bank of the plurality of banks is connected to the data bus, and the remaining banks are disconnected from the data bus.
제27항에 있어서, 상기 복수의 뱅크는 상기 로우 방향으로 2개, 상기 컬럼 방향으로 2개, 합계 4개 존재하고 있는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein the plurality of banks are present in two in the row direction, two in the column direction, and four in total.
제27항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 배치되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, further comprising a column select switch disposed between said two small blocks and arranged in said column select line.
제27항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 상기 컬럼 방향의 2개의 단부 중 한쪽에 배치되는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein the data input / output area is disposed at one of two end portions in the column direction of the memory chip.
제27항에 있어서, 상기 메모리칩의 중앙부에서 상기 컬럼 방향으로 연장하여 배치되어 있는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein said semiconductor memory extends in said column direction from a central portion of said memory chip.
제27항에 있어서, 상기 데이타 입출력 영역은 상기 복수 비트의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein said data input / output area has a plurality of data input / output circuits for inputting and outputting said plurality of bits of data simultaneously.
제27항에 있어서, 상기 데이타 버스는 상기 메모리칩의 중앙부에서 상기 로우 방향으로 연장하고, 상기 복수의 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein the data bus extends in the row direction from the central portion of the memory chip, and the plurality of banks are disposed on both sides of the column direction of the data bus.
제27항에 있어서, 상기 복수의 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 복수의 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선 그룹은 서로 완전하게 분할되어 있는 것을 특징으로 하는 반도체 메모리.28. The method of claim 27, wherein, when each of the plurality of banks has a plurality of column decoders, the plurality of column decoders are arranged in the row direction, and the column select line groups controlled by the plurality of column decoders are mutually complete. A semiconductor memory, wherein the semiconductor memory is partitioned.
제27항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.28. The semiconductor memory according to claim 27, wherein the row decoder selects one of the two small blocks and selects one word line from among word lines of the selected small block.
제27항에 있어서, 상기 적어도 1개의 컬럼 디코더는 상기 컬럼 선택선 중 1개의 컬럼 선택선을 선택하는 기능 및 상기 컬럼 선택선 중의 2개 이상의 컬럼 선택선을 선택하는 기능을 구비하며, 이 두가지 기능은 제어신호에 의해 전환되는 것을 특징으로 하는 반도체 메모리.28. The apparatus of claim 27, wherein the at least one column decoder has a function of selecting one column select line among the column select lines and a function of selecting two or more column select lines among the column select lines. Is switched by a control signal.
메모리칩과, 상기 메모리칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 로우 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되는 복수의 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.A memory chip, a plurality of main banks disposed on the memory chip and configured of a plurality of sub banks, a data input / output area disposed on the memory chip for input / output of a plurality of bits of data, and the plurality of main banks It is provided in common in two or more subbanks of all the subbanks, extends in a row direction, and has a data bus which consists of a path | route of the said multi-bit data between the subbanks of the said plurality of main banks, and the said data input / output area | region. Each of the plurality of banks is constituted by a memory cell array, and includes two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and a word line disposed on the memory cell array. A plurality of middle blocks having a data line, a column selection line, and arranged in the column direction; At least one column decoder disposed at at least one of the two ends of the scent and connected to the column select line, and disposed at one of the two ends in the row direction, one at each of the blocks; A plurality of row decoders connected to the word line, a plurality of DQ buffers arranged at the other of the two ends in the row direction, and a plurality of row decoders arranged at the other of the two ends in the row direction, and the data read operation of the plurality of bits. Or a cell array controller for controlling the data write operation of the plurality of bits, wherein each of the plurality of subbanks is configured to perform the read operation of the plurality of bit data or the write operation of the plurality of bit data independently of each other. A semiconductor memory characterized by the above-mentioned.
제41항에 있어서, 상기 복수의 서브 뱅크 각각은 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장하고, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장하고, 상기 로컬 DQ선쌍과 상기 DQ버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.42. The method of claim 41, wherein each of the plurality of subbanks is disposed between the two small blocks constituting each of the middle blocks, extends in the row direction, and is connected to the sense amplifier, and a pair of local DQ lines; And a global DQ line pair extending in the column direction on the middle block and connecting the local DQ line pair and the DQ buffer.
제42항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.43. The semiconductor memory according to claim 42, further comprising a switch disposed between said local DQ line pair and said global DQ line pair.
제43항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.44. The semiconductor memory according to claim 43, wherein said switch is composed of an N-channel type MOS transistor.
제41항에 있어서, 상기 복수의 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.42. The bank of claim 41, wherein each of the plurality of banks includes a bank selection circuit disposed at the other of two ends in the column direction, and the bank selection circuit reads the plurality of bits of data or writes the plurality of bits of data. And executing at least one operation, selecting two or more subbanks from all the subbanks constituting the plurality of main banks, and cutting the unselected subbanks from the data bus.
제45항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.46. The semiconductor memory according to claim 45, wherein data input / output in the selected subbank is exchanged between the selected subbank and the data input / output area via respective different data buses.
제41항에 있어서, 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.42. The semiconductor memory according to claim 41, further comprising a column select switch disposed between said two small blocks and connected to said column select line.
제41항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역은 상기 복수 비트 데이타의 n배의 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.42. The data input / output circuit according to claim 41, wherein when the number of the plurality of subbanks constituting each of the plurality of main banks is n, the data input / output area is a plurality of data input / output circuits for simultaneously inputting and outputting n times data of the plurality of bit data. It has a semiconductor memory characterized by the above-mentioned.
제41항에 있어서, 상기 복수의 메인 뱅크 각각 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선의 그룹은 서로 완전하게 분할되어 있는 것을 특징으로 하는 반도체 메모리.The method according to claim 41, wherein when each of the plurality of subbanks constituting the plurality of main banks has a plurality of column decoders, the column decoders are arranged in the row direction, and the plurality of column decoders control the plurality of column banks. And the group of column select lines is completely divided from each other.
제41항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.42. The semiconductor memory according to claim 41, wherein the row decoder selects one of the two small blocks and selects one word line from among the word lines of the selected small block.
제41항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 중앙부에서 상기 컬럼 방향으로 길게 되도록 배치되어 있는 것을 특징으로 하는 반도체 메모리.42. The semiconductor memory according to claim 41, wherein the data input / output area is arranged to extend in the column direction at the center of the memory chip.
제51항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 로우 방향의 양측에서 각각 상기 컬럼 방향으로 연장하고 있는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 51, wherein the data bus extends in the column direction on both sides of the row direction of the data input / output area, respectively.
제52항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.53. The semiconductor memory according to claim 52, wherein the plurality of subbanks constituting the plurality of main banks are arranged on both sides of the column direction of the data bus.
제53항에 있어서, 상기 복수의 메인뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.54. The semiconductor memory according to claim 53, wherein the plurality of subbanks constituting the plurality of main banks are present in four in the row direction, two in the column direction, and a total of eight.
제41항에 있어서, 상기 데이타 입출력 영역은 상기 메모리칩의 상기 로우 방향의 2개의 단부 중 한쪽에 배치되어 있는 것을 특징으로 하는 반도체 메모리.42. The semiconductor memory according to claim 41, wherein the data input / output area is disposed at one of two end portions in the row direction of the memory chip.
제55항에 있어서, 상기 데이타 버스는 상기 데이타 입출력 영역의 상기 로우 방향의 1개의 측에서 각각 상기 컬럼 방향으로 연장하고 있는 것을 특징으로 하는 반도체 메모리.The semiconductor memory according to claim 55, wherein said data bus extends in said column direction on one side of said row direction of said data input / output area, respectively.
제56항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 데이타 버스의 상기 컬럼 방향의 양측에 배치되어 있는 것을 특징으로 하는 반도체 메모리.57. The semiconductor memory according to claim 56, wherein the plurality of subbanks constituting the plurality of main banks are disposed on both sides of the column direction of the data bus.
제57항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.59. The semiconductor memory according to claim 57, wherein the plurality of subbanks constituting the plurality of main banks are present in the row direction, in the row direction, in the column direction, and in total, eight in total.
메모리칩과, 상기 메모리칩상에 배치되고, 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 로우 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되는 DQ 버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트의 데이타 판독 동작 또는 상기 복수 비트의 데이타 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 데이타 버스는 각각의 데이타 입출력 영역의 상기 로우 방향의 양측에 각각 배치되고, 상기 복수의 서브 뱅크를 구성하는 상기 복수의 서브 뱅크는 데이타 버스 각각의 상기 컬럼 방향의 양측에 배치되고, 상기 복수의 뱅크 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.A plurality of main banks disposed on the memory chip, the plurality of main banks comprising a plurality of sub banks, a data input / output area disposed on the memory chip for input / output of a plurality of bits of data, and the plurality of main banks; A data bus which is provided in common in at least two subbanks among all subbanks, extends in a row direction, and comprises a path of the plurality of bits of data between the subbanks of the plurality of main banks and the data input / output area; And each of the plurality of banks comprises a memory cell array, two small blocks arranged in a column direction, a sense amplifier disposed between the two small blocks, and a word line disposed on the memory cell array. A plurality of middle blocks arranged in a column direction having a data line, a column selection line, and two in the column direction At least one column decoder disposed at at least one of the ends and connected to the column select line, and disposed at one of the two end portions in the row direction, one at each of the blocks, A plurality of row decoders connected to each other, a DQ buffer disposed at the other of the two ends in the row direction, and a plurality of row decoders arranged at the other of the two ends in the row direction, and the data read operation of the plurality of bits or the data of the plurality of bits. And a plurality of data buses arranged on both sides of the row direction of each data input / output area, and the plurality of sub banks constituting the plurality of sub banks are data buses. Disposed on both sides of the column direction, and each of the plurality of banks is independent of each other; A read operation or a semiconductor memory, characterized in that it is configured to perform a write operation of said multi-bit data.
제59항에 있어서, 상기 복수의 뱅크 각각은 상기 중 블럭의 각각을 구성하는 상기 2개의 소 블럭 사이에 배치되고, 상기 로우 방향으로 연장하고, 상기 센스 앰프에 접속되는 로컬 DQ선쌍과, 상기 중 블럭 상에서 상기 컬럼 방향으로 연장하고, 상기 로컬 DQ선쌍과 상기 DQ버퍼를 접속하는 글로벌 DQ선쌍을 구비하는 것을 특징으로 하는 반도체 메모리.60. The apparatus of claim 59, wherein each of the plurality of banks is disposed between the two small blocks constituting each of the middle blocks, extends in the row direction, and is connected to the sense amplifier and the local DQ line pairs. And a global DQ line pair extending in the column direction on the block and connecting the local DQ line pair and the DQ buffer.
제60항에 있어서, 상기 로컬 DQ선쌍과 상기 글로벌 DQ선쌍 사이에 배치되는 스위치를 더 구비하는 것을 특징으로 하는 반도체 메모리.61. The semiconductor memory according to claim 60, further comprising a switch disposed between said local DQ line pair and said global DQ line pair.
제61항에 있어서, 상기 스위치는 N채널 타입 MOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리.62. The semiconductor memory according to claim 61, wherein said switch is composed of an N-channel type MOS transistor.
제59항에 있어서, 상기 복수의 뱅크 각각은 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 뱅크 선택 회로를 구비하고, 상기 뱅크 선택 회로는 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 실행할 때, 상기 복수의 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크를 선택하고, 이 선택된 서브 뱅크를 상기 데이타 버스에서 접속하고, 선택되지 않은 서브 뱅크를 상기 데이타 버스에서 절단하는 것을 특징으로 하는 반도체 메모리.60. The bank of claim 59, wherein each of the plurality of banks includes a bank selection circuit disposed at the other of two ends in the column direction, and the bank selection circuit reads the plurality of bits of data or writes the plurality of bits of data. When executing an operation, selecting two or more subbanks among all subbanks constituting the plurality of banks, connecting the selected subbanks on the data bus, and cutting off unselected subbanks on the data bus. A semiconductor memory characterized by the above-mentioned.
제63항에 있어서, 상기 선택된 서브 뱅크에서 입출력되는 데이타는 각각 상이한 상기 데이타 버스를 경유하여 상기 선택된 서브 뱅크와 상기 데이타 입출력 영역과의 사이를 오고 가는 것을 특징으로 하는 반도체 메모리.64. The semiconductor memory according to claim 63, wherein data input / output in the selected subbank is moved between the selected subbank and the data input / output area via different data buses, respectively.
제59항에 있어서 상기 2개의 소 블럭 사이에 배치되고, 상기 컬럼 선택선에 접속되는 컬럼 선택 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.60. The semiconductor memory according to claim 59, further comprising a column select switch disposed between said two small blocks and connected to said column select line.
제59항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크의 수가 n인 경우, 상기 데이타 입출력 영역의 수는 n이고, 상기 데이타 입출력 영역의 각각은 상기 복수 비트 데이타를 동시에 입출력하기 위한 복수의 데이타 입출력 회로를 갖고 있는 것을 특징으로 하는 반도체 메모리.60. The method of claim 59, wherein when the number of the plurality of subbanks constituting each of the plurality of main banks is n, the number of data input / output areas is n, and each of the data input / output areas inputs and outputs the plurality of bit data simultaneously. A semiconductor memory comprising a plurality of data input / output circuits for the purpose.
제59항에 있어서, 상기 복수의 메인 뱅크 각각을 구성하는 상기 복수의 서브 뱅크 각각이 복수의 컬럼 디코더를 갖고 있는 경우, 상기 컬럼 디코더는 상기 로우 방향으로 배치되고, 상기 복수의 컬럼 디코더가 제어하는 상기 컬럼 선택선의 그룹은 서로 완전하게 분할되어 있는 것을 특징으로 하는 반도체 메모리.60. The method of claim 59, wherein when each of the plurality of subbanks constituting each of the plurality of main banks has a plurality of column decoders, the column decoders are arranged in the row direction and controlled by the plurality of column decoders. And the group of column select lines are completely divided from each other.
제59항에 있어서, 상기 로우 디코더는 상기 2개의 소 블럭 중 어느 하나를 선택하고, 그 선택된 소 블럭의 워드선 중에서 1개의 워드선을 선택하는 것을 특징으로 하는 반도체 메모리.60. The semiconductor memory according to claim 59, wherein the row decoder selects one of the two small blocks and selects one word line from among word lines of the selected small block.
제59항에 있어서, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 상기 로우 방향으로 4개, 상기 컬럼 방향으로 2개, 합계 8개 존재하고 있는 것을 특징으로 하는 반도체 메모리.60. The semiconductor memory according to claim 59, wherein the plurality of subbanks constituting the plurality of main banks are present in four in the row direction, two in the column direction, and a total of eight.
제59항에 있어서, 상기 복수의 메인 뱅크 각각은 외부 클럭에 동기하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하는 것을 특징으로 하는 반도체 메모리.60. The semiconductor memory according to claim 59, wherein each of the plurality of main banks performs a read operation of the plurality of bit data or a write operation of the plurality of bit data in synchronization with an external clock.
복수의 클럭으로 구성되는 메모리셀 어레이와, 상기 복수의 블럭 중 적어도 1개의 블럭내의 메모리셀에 동시에 데이타를 기입하는 블럭 라이트 수단과, 상기 적어도 1개의 블럭에 기입하는 데이타를 미리 보유해 두는 레지스터를 구비하는 반도체 메모리를 테스크하기 위한 테스트 회로에 있어서, 테스트 모드시에 상기 메모리셀 어레이의 메모리셀에 상기 레지스터의 데이타를 기입하고, 상기 메모리셀의 데이타를 판독하기 위한 테스트 모드 기입ㆍ판독 수단과, 상기 레지스터에 보유된 데이타와 상기 테스트 모드 기입ㆍ판독 수단에 의해 상기 메모리셀로부터 판독된 데이타를 비교하고, 그 비교 결과에 기초하여 상기 반도체 메모리의 불량 여부를 판정하고, 그 불량 여부의 결과를 나타내는 데이타를 출력하는 비교 수단과, 상기 비교 수단으로부터 출력되는 데이타를 상기 반도체 메모리의 외부로 출력하기 위한 테스트용 출력 회로를 구비하는 것을 특징으로 하는 테스트 회로.A memory cell array composed of a plurality of clocks, block writing means for simultaneously writing data to memory cells in at least one of the plurality of blocks, and a register for holding data to be written to the at least one block in advance; A test circuit for testing a semiconductor memory, comprising: test mode write / read means for writing data of the register into a memory cell of the memory cell array in a test mode, and reading data of the memory cell; The data held in the register is compared with the data read from the memory cell by the test mode write / read means, and based on the comparison result, it is determined whether or not the semiconductor memory is defective and indicates the result of the defect. Comparison means for outputting data, and And a test output circuit for outputting the output data to the outside of the semiconductor memory.
복수의 클럭으로 구성되는 메모리셀 어레이와, 상기 복수의 블럭 중 n(n은 2이상인 자연수)인 블럭내의 메모리셀에 동시에 n비트의 데이타를 기입하는 블럭 라이트 수단과, 상기 n인 블럭에 기입하는 상기 n비트의 데이타를 미리 보유해 두는 레지스터를 구비하는 반도체 메모리를 테스트하기 위한 테스트 회로에 있어서, 테스트 모드시에 상기 메모리셀 어레이의 메모리셀에 동시에 상기 레지스터에 보유된 상기 n비트의 데이타를 기입하고, 상기 메모리셀의 상기 n비트의 데이타를 판독하기 위한 테스트 모드 기입ㆍ판독 수단과, 상기 레지스터에 보유된 상기 n비트의 데이타와 상기 테스트 모드 기입ㆍ판독 수단에 의해 상기 메모리셀로부터 판독된 상기 n비트의 데이타를 비교하고, 그 비교 결과에 기초하여 상기 반도체 메모리의 불량 여부를 판정하고, 그 불량 여부의 결과를 나타내는 1비트의 데이타를 출력하는 비교 수단과, 상기 비교 수단으로부터 출력되는 상기 1비트의 데이타를 상기 반도체 메모리의 외부로 출력하기 위한 테스트용 출력 회로를 구비하는 것을 특징으로 하는 테스트 회로.A memory write array comprising a plurality of clocks, block write means for simultaneously writing n bits of data to a memory cell in a block of n (n is a natural number of 2 or more) of the plurality of blocks, and writing to the n block A test circuit for testing a semiconductor memory having a register that holds the n bits of data in advance, wherein in the test mode, the n bits of data held in the register are simultaneously written to a memory cell of the memory cell array. And a test mode write / read means for reading the n-bit data of the memory cell, and the n-bit data held in the register and the test mode write / read means read from the memory cell. compares n bits of data, and determines whether the semiconductor memory is defective based on the comparison result; Comparison means for outputting one-bit data indicating the result of the defect, and a test output circuit for outputting the one-bit data output from the comparison means to the outside of the semiconductor memory. Test circuit.
제72항에 있어서, 상기 비교 수단에 있어서의 상기 비교 결과를 나타내는 n비트의 데이타를 보유하는 래치 수단과, 상기 불량 여부의 결과가 불량인 경우에, 상기 래치 수단의 n비트 데이타를 순차적으로 상기 테스트용 출력 회로에 공급하는 전환 수단을 구비하는 것을 특징으로 하는 테스트 회로.73. The apparatus according to claim 72, wherein the latch means for holding n bits of data representing the comparison result in the comparing means and the n bit data of the latching means are sequentially stored when the result of the badness is bad. And a switching means for supplying the test output circuit.
제72항에 있어서, 상기 반도체 메모리는 n비트 데이타의 입출력을 동시에 행하는 n비트 타입의 반도체 메모리이고, 상기 반도체 메모리는 통상의 동작 모드시에 사용되는 n개의 출력 패드를 갖고, 상기 테스트용 출력 회로는 상기 n개의 출력 패드 중 1개의 출력 패드에 접속되어 있는 것을 특징으로 하는 테스트 회로.73. The test circuit according to claim 72, wherein the semiconductor memory is an n-bit type semiconductor memory that simultaneously performs input and output of n-bit data, and the semiconductor memory has n output pads used in a normal operation mode. Is connected to one output pad of the n output pads.
컬럼 방향으로 연장하여 배치되는 복수의 블럭을 갖고, 각각의 블럭은 매트릭스상으로 배치되는 복수의 스위치로 구성되는 스위치 어레이와, 상기 스위치 어레이의 로우 방향의 단부에 인접하여 배치되고, 상기 스위치 어레이의 로우를 선택하는 로우 디코더와, 상기 스위치 어레이의 컬럼 방향의 단부에 인접하여 접속되고, 상기 로우 방향으로 연장하는 로컬 DQ선과, 상기 스위치 어레이의 복수의 스위치에 접속되고, 데이타를 상기 로컬 DQ선으로 유도하는 데이타선으로 구성되며, 상기 복수의 블럭상에 상기 컬럼 방향으로 연장하여 배치되고, 일단이 상기 로컬 DQ선에 접속되는 글로벌 DQ선과, 상기 복수 블럭의 상기 컬럼 방향의 단부에 인접하여 배치되고, 상기 복수 블럭의 상기 스위치 어레이의 컬럼을 선택하는 컬럼 디코더와, 상기 복수 블럭의 상기 컬럼 방향의 단부에 이접하여 배치되고, 상기 글로벌 DQ선의 다른단에 접속되고, 데이타의 입출력을 실행하는 데이타 입출력 회로를 갖는 것을 특징으로 하는 데이타 전송 시스템.A plurality of blocks arranged to extend in a column direction, each block disposed adjacent to an end of a row of the switch array, the switch array comprising a plurality of switches arranged in a matrix; A row decoder for selecting a row, a local DQ line connected adjacent to an end in a column direction of the switch array, extending in the row direction, and connected to a plurality of switches in the switch array, and transferring data to the local DQ line It is composed of a leading data line, is disposed extending in the column direction on the plurality of blocks, one end is disposed adjacent to the end of the column direction of the plurality of blocks, the global DQ line connected to the local DQ line; A column decoder for selecting a column of the switch array of the plurality of blocks, and an image of the plurality of blocks; And a data input / output circuit disposed adjacent to an end in the column direction and connected to the other end of the global DQ line to perform data input / output.
제75항에 있어서, 상기 스위치 어레이상에 배치되는 컬럼 선택선을 구비하는 것을 특징으로 하는 데이타 전송 시스템.76. The data transfer system of claim 75 having a column select line disposed on said switch array.
제76항에 있어서, 상기 스위치 어레이의 단부에 인접하여 배치되는 컬럼 선택 스위치를 구비하고, 상기 컬럼 선택 스위치는 상기 컬럼 선택선에 접속되는 것을 특징으로 하는 데이타 전송 시스템.77. The data transfer system of claim 76 having a column select switch disposed adjacent an end of said switch array, said column select switch being connected to said column select line.
제75항에 있어서, 상기 스위치 어레이의 단부에 인접하여 배치되는 레지스터를 구비하고, 상기 레지스터는 상기 데이타선과 상기 로컬 DQ선 사이에 접속되는 것을 특징으로 하는 데이타 전송 시스템.76. The data transfer system of claim 75 having a register disposed adjacent an end of said switch array, said register being connected between said data line and said local DQ line.
제75항에 있어서, 상기 데이타 입출력 회로는 동시에 복수 비트 데이타의 입출력을 행하는 것을 특징으로 하는 데이타 전송 시스템.76. The data transfer system according to claim 75, wherein said data input / output circuit performs input and output of a plurality of bits of data simultaneously.
메모리칩과, 상기 메모리칩상에 배치되는 복수의 뱅크와, 상기 메모리칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리칩과 상기 CPU칩을 서로 접속하는 I/O버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 복수 비트 데이타의 판독동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.A memory chip, a plurality of banks disposed on the memory chip, a data input / output area disposed on the memory chip for performing input / output of a plurality of bits of data in synchronization with a clock signal, and a plurality of banks in common; A data bus extending in a column direction and comprising a path of the plurality of bits of data between the plurality of banks and the data input / output area, a CPU chip generating the clock signal, the memory chip and the CPU chip; An I / O bus to be connected, wherein each of the plurality of banks comprises a memory cell array, two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and the memory. A plurality of middle blocks having word lines, data lines, column selection lines arranged on the cell array, and arranged in the column direction; At least one column decoder disposed at at least one of two end portions in the column direction and connected to the column select line, and disposed at one of two end portions in the row direction, one at each of the blocks; A plurality of row decoders connected to the word line, a plurality of DQ buffers disposed at the other of the two end portions in the row direction and provided one at each of the blocks, and one of the two end portions in the row direction. And a cell array controller arranged to control the read operation of the multi-bit data or the write operation of the multi-bit data, wherein each of the plurality of banks is independent of each other and the read operation of the multi-bit data or the multi-bit data. And a write operation.
메모리칩과, 상기 메모리칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리칩과 상기 CPU칩을 서로 접속하는 I/O버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되는 복수의 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.A memory chip, a plurality of main banks disposed on the memory chip, the plurality of main banks disposed on the memory chip, a data input / output area disposed on the memory chip to perform input / output of a plurality of bits of data in synchronization with a clock signal, and the plurality of main banks; A path of the plurality of bit data between the sub banks of the plurality of main banks and the data input / output area, which are commonly provided in two or more sub banks of all the sub banks constituting the main bank of the plurality of sub banks. And a data bus comprising: a CPU chip for generating the clock signal; and an I / O bus for connecting the memory chip and the CPU chip to each other; each of the plurality of subbanks is configured of a memory cell array; Two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and the memory A word block, a data line, and a column selection line arranged on the cell array, the plurality of blocks arranged in the column direction, and at least one of two end portions in the column direction, and connected to the column selection line; A plurality of row decoders disposed at one of two end portions in the row direction, one at each of the blocks, and connected to the word line, and two end portions in the row direction. A plurality of DQ buffers arranged on one side of each of the blocks, and one of two end portions in the row direction, the read operation of the plurality of bit data or the write operation of the plurality of bit data. And a cell array controller configured to control a plurality of sub-banks, each of the plurality of sub-banks being independent of each other. A memory system, characterized in that is configured to effect a writing operation of itaconic.
메모리칩과, 상기 메모리칩상에 배치되는 복수의 뱅크와, 상기 메모리칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리칩과 상기 CPU칩을 서로 접속하는 I/O버스를 구비하고, 상기 복수의 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 상기 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 복수의 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.A memory chip, a plurality of banks disposed on the memory chip, a data input / output area disposed on the memory chip for performing input / output of a plurality of bits of data in synchronization with a clock signal, and a plurality of banks in common; A data bus extending in a column direction and comprising a path of the plurality of bits of data between the plurality of banks and the data input / output area, a CPU chip generating the clock signal, the memory chip and the CPU chip; An I / O bus to be connected, wherein each of the plurality of banks comprises a memory cell array, two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and the memory. A plurality of middle blocks having word lines, data lines, column selection lines arranged on the cell array, and arranged in the column direction; At least one column decoder disposed at at least one of the two end portions in the column direction and connected to the column select line, and disposed at one of the two end portions in the row direction, one at each of the blocks; A plurality of row decoders connected to the word line, a plurality of DQ buffers disposed on the other of two end portions in the column direction, and a plurality of row decoders arranged on the other of the two end portions in the row direction, and reading the plurality of bit data. An operation or a cell array controller for controlling the write operation of the multi-bit data, wherein each of the plurality of banks is configured to perform the read operation of the multi-bit data or the write operation of the multi-bit data independently of each other. Characterized by a memory system.
메모리칩과, 상기 메모리칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 컬럼 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리칩과 상기 CPU칩을 서로 접속하는 I/O버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리셀 어레이로 구성되고, 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 적어도 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 복수의 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.A memory chip, a plurality of main banks disposed on the memory chip, the plurality of main banks disposed on the memory chip, a data input / output area disposed on the memory chip to perform input / output of a plurality of bits of data in synchronization with a clock signal, and the plurality of main banks; A path of the plurality of bit data between the sub banks of the plurality of main banks and the data input / output area, which are commonly provided in two or more sub banks of all the sub banks constituting the main bank of the plurality of sub banks. And a data bus comprising: a CPU chip for generating the clock signal; and an I / O bus for connecting the memory chip and the CPU chip to each other; each of the plurality of subbanks is configured of a memory cell array; Two small blocks arranged in a column direction, a sense amplifier disposed between the two small blocks, and the memory cell array At least one block having a word line, a data line, and a column selection line disposed on the ray, the plurality of blocks arranged in the column direction, and at least one of two end portions of the column direction, and connected to the column selection line; A plurality of row decoders arranged at one of the two end portions in the row direction, one at each of the middle blocks, connected to the word line, and one of the two end portions in the column direction. A plurality of DQ buffers arranged on the other side, and a cell array controller disposed on the other of the two end portions in the row direction and controlling the read operation of the plurality of bit data or the write operation of the plurality of bit data. Each of the sub banks of the sub banks is configured to perform the read operation of the multi-bit data or the write operation of the multi-bit data independently of each other. Memory system, characterized in that.
메모리칩과, 상기 메모리칩상에 배치되고 복수의 서브 뱅크로 구성되는 복수의 메인 뱅크와, 상기 메모리칩상에 배치되고 클럭 신호에 동기하여 복수 비트 데이타의 입출력을 실행하기 위한 데이타 입출력 영역과, 상기 복수의 메인 뱅크를 구성하는 모든 서브 뱅크 중 2개 이상의 서브 뱅크에 공통으로 설치되고, 로우 방향으로 연장하고, 상기 복수의 메인 뱅크의 서브 뱅크와 상기 데이타 입출력 영역 사이에 있어서의 상기 복수 비트 데이타의 경로로 이루어지는 데이타 버스와, 상기 클럭 신호를 생성하는 CPU 칩과, 상기 메모리칩과 상기 CPU칩을 서로 접속하는 I/O버스를 구비하고, 상기 복수의 서브 뱅크 각각은, 메모리셀 어레이로 구성되고, 상기 컬럼 방향으로 배치되는 2개의 소 블럭, 상기 2개의 소 블럭 사이에 배치되는 센스 앰프, 및 상기 메모리셀 어레이상에 배치되는 워드선, 데이타선, 컬럼 선택선을 갖고, 컬럼 방향으로 배치되는 복수의 중 블럭과, 상기 컬럼 방향의 2개의 단부 중 한쪽에 배치되고, 상기 컬럼 선택선에 접속되는 적어도 1개의 컬럼 디코더와, 상기 로우 방향의 2개의 단부 중 한쪽에 배치되고, 상기 중 블럭의 각각에 1개씩 설치되고, 상기 워드선에 접속되는 복수의 로우 디코더와, 상기 컬럼 방향의 2개의 단부 중 다른쪽에 배치되는 DQ버퍼와, 상기 로우 방향의 2개의 단부 중 다른쪽에 배치되고, 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 제어하는 셀어레이 컨트롤러로 구성되며, 상기 복수의 데이타 버스는 각각의 데이타 입출력 영역의 상기 로우 방향의 양측에 각각 배치되고, 상기 복수의 메인 뱅크를 구성하는 상기 복수의 서브 뱅크는 각각의 데이타 버스의 상기 컬럼 방향의 양측에 배치되고, 상기 복수의 서브 뱅크의 각각은 서로 독립하여 상기 복수 비트 데이타의 판독 동작 또는 상기 복수 비트 데이타의 기입 동작을 행하도록 구성되어 있는 것을 특징으로 하는 메모리 시스템.A memory chip, a plurality of main banks disposed on the memory chip, the plurality of main banks disposed on the memory chip, a data input / output area disposed on the memory chip to perform input / output of a plurality of bits of data in synchronization with a clock signal, and the plurality of main banks; A path of the plurality of bit data between the sub banks of the plurality of main banks and the data input / output area, which are commonly provided in at least two sub banks of all the sub banks constituting the main bank of the plurality of sub banks; And a data bus comprising: a CPU chip for generating the clock signal; and an I / O bus for connecting the memory chip and the CPU chip to each other; each of the plurality of subbanks is configured of a memory cell array; Two small blocks arranged in the column direction, a sense amplifier disposed between the two small blocks, and the memory At least one block having a word line, a data line, and a column selection line arranged on the cell array, the plurality of blocks arranged in the column direction, and at least one of two ends in the column direction, and connected to the column selection line; A plurality of row decoders arranged at one of the two end portions in the row direction, one at each of the middle blocks, connected to the word line, and one of the two end portions in the column direction. A DQ buffer disposed on the other side, and a cell array controller disposed on the other of the two ends in the row direction and controlling the read operation of the plurality of bit data or the write operation of the plurality of bit data. Buses are disposed on both sides of the row direction of each data input / output area, and the plurality of subbanks constituting the plurality of main banks are Arranged on both sides of the column direction of each data bus, wherein each of the plurality of subbanks is configured to perform the read operation of the plurality of bit data or the write operation of the plurality of bit data independently of each other; Memory system.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.