Claims (7)
마스터 클럭을 입력받아, 이를 소정횟수 분주하는 분주기와; 외부 스위칭 신호에 대응하는 크기를 가지는 기준전압을 생성하는 기준전압 발생회로와; 마스터 클럭을 적분하여 상기 기준전압 발생회로의 기준전압에 대응하는 기울기를 가지는 적분전압을 생성하는 적분기와; 상기 적분기 출력전압의 상승 또는 하강 시점에 상기 분주기에서 출력되는 클럭을 래치시키는 래치수단과; 상기분주기의 출력 클럭과 상기 래치수단의 출력 클럭에 대하여 배타적 반전논리합 연산을 수행하여 상기 두 클럭의 중첩되는 구간을 하이레벨 구간으로 하는 클럭을 생성하는 배타적 반전논리합 수단을 포함하여 이루어지는 것을 특징으로 하는 듀티 제어회로.A divider for receiving a master clock and dividing the master clock a predetermined number of times; A reference voltage generating circuit for generating a reference voltage having a magnitude corresponding to the external switching signal; An integrator for integrating a master clock to generate an integrated voltage having a slope corresponding to a reference voltage of the reference voltage generating circuit; Latch means for latching a clock output from the divider at a time when the integrator output voltage rises or falls; And an exclusive inversion logical sum means for performing an exclusive inversion logical sum operation on the output clock of the divider and the output clock of the latching means to generate a clock having a high level section between the two clocks. Duty control circuit.
제1항에 있어서, 상기한 분주기는 클럭단자에 마스터 클럭이 인가되고 반전출력단이 입력단과 연결되어, 마스터 클럭을 2분주시킨 클럭을 출력단에서 생성하는 플립플롭으로 구성되는 것을 특징으로 하는 듀티 제어회로.2. The duty cycle control device as claimed in claim 1, wherein the frequency divider comprises a flip-flop for generating a clock at the output terminal, the master clock being applied to the clock terminal and the inverting output terminal connected to the input terminal. Circuit.
제1항에 있어서, 상기한 적분기는 반전단자의 전압을 적분하며, 적분된 전압이 비반전단자에 인가된 기준전압에 대응하도록 하는 연산증폭기를 포함하여 구성되는 것을 특징으로 하는 듀티제어회로.The duty control circuit of claim 1, wherein the integrator integrates a voltage of the inverting terminal and comprises an operational amplifier such that the integrated voltage corresponds to a reference voltage applied to the non-inverting terminal.
제1항에 있어서, 상기한 적분기와 래치수단 사이에 상기 적분기의 출력신호를 반전시키기 위한 반전수단을 부가하여 포함하는 것을 특징으로 하는 듀티 제어회로.The duty control circuit according to claim 1, further comprising inverting means for inverting an output signal of the integrator between the integrator and the latching means.
제1항 또는 제4항에 있어서, 상기한 래치수단은 상기 반전수단의 출력이 클럭단자에 인가되도록 하고, 상기 분주기의 출력이 입력단에 인가되도록 하여, 클럭단자 신호의 상승 또는 하강 시점에 입력단 신호를 래치시키는 플립플롭으로 구성되는 것을 특징으로 하는 듀티 제거회로.The input terminal according to claim 1 or 4, wherein the latching means causes the output of the inverting means to be applied to the clock terminal and the output of the divider to be applied to the input terminal. A duty canceling circuit comprising a flip-flop for latching a signal.
제1항 또는 제3항에 있어서, 상기한 기준전압 발생회로는 전류원에서 생성된 전류가 소정 수의 경로에 각각 흐르도록 하는 제1미러수단과; 상기 각 경로에 연결되어, 사용자 입력에 따라 각 경로의 전류흐름을 온/오프하는 스위칭수단과; 상기 스위칭수단에 연결되어 각 경로에 흐르는 전류의 총합을 제공하는 제2미러수단과; 상기 제2미러수단에 연결되어 상기 각 경로에 흐르는 전류의 총합에 대응하는 전압을 생성하며, 생성된 전압을 상기 연산증폭기의 비반전단자에 제공하는 전류제어 전압원을 포함하여 구성되는 것을 특징으로 하는 듀티 제어회로.4. The apparatus of claim 1 or 3, wherein the reference voltage generating circuit includes: first mirror means for causing a current generated from a current source to flow in a predetermined number of paths, respectively; Switching means connected to each of the paths to turn on / off current flow of each path according to a user input; Second mirror means connected to the switching means to provide a sum of currents flowing in each path; And a current control voltage source connected to the second mirror means to generate a voltage corresponding to the sum of the currents flowing through the respective paths, and to provide the generated voltage to the non-inverting terminal of the operational amplifier. Duty control circuit.
제6항에 있어서, 상기한 경로는 그 개수가 확장가능함을 특징으로 하는 듀티 제어회로.7. The duty control circuit of claim 6, wherein the number of paths is expandable.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.