KR970017961A - 반도체 집적회로장치 및 그의 제조방법 - Google Patents

Abstract

반도체 집적회로장치 및 그의 제조방법에 관한 것으로서, 고융점 금속등으로 이루어지는 배선도체의 포토리도그래피 정밀도를 향상하고 배선도체 저항을 작게 하기 위해서, 주표면을 구비하는 반도체기판을 마련하고, 반도체기판의 주표면의 위쪽에 고융점금속의 제1도체막을 형성하고, 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 제1도체막 상에 형성하고, 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 제2도체막 상에 레지스트막을 형성하고, 레지스트막을 패터닝하고, 패터닝된 레지스트막을 마스크로서 사용하여 제2도체막을 에칭하고, 에칭된 제2도체막을 마스크로서 사용하여 제1도체막을 에칭하는 구성으로 하였다.

이러한 구성에 의해, 포토레지스트의 가공정밀도와 패터닝정밀도를 향상시킬 수 있고, 제조공정의 증가를 막을 수 있으며, 접속구멍의 과잉에칭을 억제할 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치 및 그의 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제5도는 본 발명의 1실시예에 의한 반도체 집적회로장치의 주요부 단면도.

Claims (11)

1. 주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 고융점금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막 상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정, 상기 패터닝된 레지스트막을 마스크로서 사용하여 상기 제2도체막을 에칭하는 공정 및 상기 에칭된 제2도체막을 마스크로서 사용하여 상기 제1도체막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
2. 제1항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
3. 주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 고융점금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정 및 상기 패터닝된 레지스트막을 마스크로서 사용하여 상기 제1 및 제2도체막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
4. 제3항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
5. 주표면을 구비하는 반도체기판을 마련하는 공정, 상기 반도체기판의 주표면의 위쪽에 배선도체패턴을 형성하는 공정, 상기 배선도체패턴을 피복하기 위해 층간절연막을 형성하는 공정, 상기 층간절연막의 상면을 평탄화하는 공정 및 상기 층간절연막을 관통해서 다는 여러개의 도체막에 도달하는 접속구멍을 형성하는 공정을 포함하고, 상기 평탄화된 상면에서 본 레벨이 다른 여러개의 도체막은 상기 배선도체패턴에 포함되어 있고, 상기 여러개의 도체막은 에칭속도가 상기 층간절연막보다 낮은 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
6. 제5항에 있어서, 상기 도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
7. 주표면을 구비하는 반도체기판을 마련하는 공정, 각각 상기 반도체기판의 주표면내에 형성된 한쌍의 반도체영역을 갖는 여러개의 MISFET를 상기 반도체기판의 주표면에 형성하는 공정, 절연막을 개재시켜서 상기 MISFET 중의 미리 정해진 수의 MISFET의 위쪽에 정보축적 캐패시터를 형성하고, 각각의 캐패시터는 상기 MISFET의 1개의 한쌍의 반도체영역 중의 제1반도체영역과 접속되어 메모리 셀을 구성하도록 하는 공정, 마련된 기판상에 제1층간절연막을 형성하는 공정, 상기 제1층간절연막을 관통해서 상기 미리 정해진 수의 MISFET의 한쌍의 반도체영역 중의 제2반도체영역에 도달하는 제1접속구멍을 형성하고, 그들 제1접속구멍의 각각을 접속도체로 충전하고 그의 접속도체가 상기 미리 정해진 수의 MISFET의 한쌍의 반도체영역 중의 제2반도체영역과 접촉하도록 하는 공정, 상기 제1층간 절연막 상에 상기 접속도체와 접촉하는 고융점 금속의 제1도체막을 형성하는 공정, 상기 제1도체막보다 반사율 및 에칭속도가 낮은 제2도체막을 상기 제1도체막 상에 형성하는 공정, 상기 제2도체막의 에칭속도가 레지스트막의 에칭속도보다 높은 것으로 하여 상기 제2도체막 상에 레지스트막을 형성하는 공정, 상기 레지스트막을 패터닝하는 공정, 적어도 상기 패터닝된 레지스트막을 마스크로서 사사용하여 상기 제1 및 제2도체막을 에칭해서 제1배선도체패턴을 형성하는 공정, 마련된 기판상에 제2층간절연막을 형성하는 공정, 상기 제2층간 절연막의 상면을 평탄화하는 공정, 상기 제2층간 절연막을 관통해서 다른 여러개의 도체막에 도달하는 접속구멍을 형성하는 공정 및 제2접속구멍을 거쳐서 상기 제1배선도체패턴에 전기적으로 접속되는 제2배선 도체패턴을 상기 평탄화된 제2층간 절연막의 상면상에 형성하는 공정을 포함하고, 상기 평탄화된 상면에서 본 레벨이 다른 여러개의 도체막은 상기 제1배선도체패턴에 포함되어 있고, 상기 여러개의 도체막은 에칭속도가 상기 제2층간 절연막보다 낮은 재료에 의해 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
8. 제7항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
9. 주표면을 구비하는 반도체기판과 상기 반도체기판의 주표면의 위쪽에 형성되고 제1도체막 및 그 제1도체막 상에 형성된 제2도체막을 포함하는 배선도체패턴을 갖고, 상기 제1도체막은 고융점 금속으로 이루어지고, 상기 제2도제막은 상기 제1도체막보다 낮은 반사율과 상기 제1도체막보다 낮은 에칭속도를 갖고 있는 것을 특징으로 하는 반도체 집적회로장치.
10. 제9항에 있어서, 상기 제2도체막은 질화티탄으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
11. 제10항에 있어서, 상기 제1도체막은 텅스텐, 티탄 또는 몰리브덴으로 이루어지는 것을 특징으로 하는 반도체 집적 회로장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.