Claims (2)
소용량 전전자 교환기에서 고속병렬 동기버스구조로 접속되어 있는 외부장치(100)와의 정합을 제어하는 하위프로세서(110)에 있어서, 상기 하위프로세서(110)가 상기 외부장치(100)와 데이타를 송수신하는데 필요한 제어신호 및 소정의 어드레스/데이타신호를 발생하는 마이크로 프로세서(101); 상기 마이크로 프로세서(101)에서 제공되는 시스템클럭을 분주하여 상기 고속 병렬동기버스 구조에 사용되는 클럭신호를 생성하고, 생성된 상기 틀럭신호에 동시키셔 상기 마이크로 프로세서에서 상기 외부장치로 라이트시 상기 마이크로 프로세서에서 발생되는 어드레스 및 데이타신호가 하나의 전송라인을 통해 시차를 갖고 순차적으로 상기 외부장치로 전송되도록 하고, 상기 외부장치로부터 리드시 상기 외부장치의 전송상태를 고려한 사치를 두고 상기 외부장치에서 발생되는 어드레스 및 데이타신호를 하나의 전송라인을 통해 수신하도록 제어신호를 생성하는 L-BUS제어신호 생성회로(102); 상기 L-BUS제어신호 생성회로(102)와 상기 외부장치(100)간에 각각 발생되는 제어신호들간을 정합하고, 상기 L-BUS제어신호 생성회로(102)에서 제공되는 제어신호에 의하여 상기 어드레스 및 데이타신호가 하나의 전송라인을 통해 송수신 되도록 정합하는 L-BUS정합버퍼(104); 상기 라이트시, 상기 마이크로 프로세서(101)에서 생성되는 어드레스 및 데이타를 상기 L-BUS정합버퍼(104)로 전송하고, 상기 리드시 상기 L-BUS정합버퍼(104)를 통해 제공되는 상기 외부장치(100)에서 생성된 어드레스 및 데이타를 상기 마이크로 프로세서(101)로 전송하는 로컬 어드레스/데이타 버퍼(103)를 포함함을 특징으로 하는 소용량 전전자 교환기에 있어서 고속병렬동기 버스구조를 갖는 하위프로세서.In the subprocessor (110) for controlling the matching with the external device 100 is connected in a high-speed parallel synchronization bus structure in a small-capacity electronic switchboard, the sub-processor (110) transmits and receives data with the external device (100) A microprocessor 101 for generating a necessary control signal and a predetermined address / data signal; The system clock provided by the microprocessor 101 is divided to generate a clock signal used for the high speed parallel synchronous bus structure, and is synchronized with the generated clock signal to be written to the external device from the microprocessor. The address and data signals generated by the processor are transmitted to the external device sequentially with a time difference through one transmission line, and generated at the external device with the luxury considering the transmission status of the external device when reading from the external device. An L-BUS control signal generation circuit 102 for generating a control signal to receive the address and data signals through one transmission line; The control signals generated between the L-BUS control signal generation circuit 102 and the external device 100 are matched, and the address and the address are controlled by the control signals provided by the L-BUS control signal generation circuit 102. An L-BUS matching buffer 104 for matching data signals to be transmitted and received via one transmission line; The external device provided through the L-BUS matching buffer 104 at the time of writing, transmits the address and data generated by the microprocessor 101 to the L-BUS matching buffer 104. And a local address / data buffer (103) for transmitting the address and data generated in (100) to the microprocessor (101).
제1항에 있어서, 상기 L-BUS제어신호 생성회로(102)는 어드레스 인에이블제어에 의하여 상기 클럭신호의 한 클럭동안에 상기 어드레스를 송수신하고 상기 외부장치에서 데이타대기신호(WAIT*)가 발생되지 않으면 정상적인 데이타 전송사이클을 수행하고, 상기 데이타대기신호가 발생되면 데이타대기신호가 종료될 데이타전송사이클 수행을 보류하도록 제어함을 특징으로 하는 소용량 전전자 교환기에 있어서 고속병렬동기 버스구조를 갖는 하위프로세서.The L-BUS control signal generating circuit 102 transmits and receives the address during one clock of the clock signal by address enable control and does not generate a data wait signal WAIT * in the external device. Otherwise, it performs a normal data transfer cycle, and if the data wait signal is generated, the sub-processor having a high speed parallel synchronization bus structure in the small-capacity electronic switchboard, characterized in that the control is to hold the data transfer cycle to be terminated. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.