KR970011972B1 - Semiconductor memory device - Google Patents

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Abstract

내용 없음.No content.

Description

반도체 메모리 장치Semiconductor memory device

제1도는 종래의 반도체 메모리 장치의 구성을 나타내는 것이다.1 shows the structure of a conventional semiconductor memory device.

제2도는 제1도에 나타낸 회로의 동작을 설명하기 위한 것으로 어드레스의 상태천이가 느린 경우의 동작 타이밍도를 나타내는 것이다.FIG. 2 is for explaining the operation of the circuit shown in FIG. 1 and shows an operation timing diagram when the state transition of the address is slow.

제3도는 제1도에 나타낸 회로의 동작을 설명하기 위한 것으로 어드레스의 상태천이가 빠른 경우의 동작 타이밍도를 나타내는 것이다.FIG. 3 is for explaining the operation of the circuit shown in FIG. 1 and shows an operation timing diagram when the state transition of an address is fast.

제4도는 본 발명의 일실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.4 shows the structure of a semiconductor memory device of one embodiment of the present invention.

제5도는 본 발명의 다른 실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.5 shows the structure of a semiconductor memory device of another embodiment of the present invention.

제6도는 본 발명의 또 다른 실시예의 반도체 메모리 장치의 구성을 나타내는 것이다.6 shows the structure of a semiconductor memory device of still another embodiment of the present invention.

제7도는 본 발명의 반도체 메모리 장치의 어드레스 천이가 빠른 경우의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.FIG. 7 shows an operation timing diagram for explaining the operation when the address transition of the semiconductor memory device of the present invention is fast.

제8도는 본 발명의 반도체 메모리 장치의 어드레스 천이가 빠른 경우의 다른 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.8 shows an operation timing diagram for explaining another operation when the address transition of the semiconductor memory device of the present invention is fast.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 등화회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an equalization circuit of a semiconductor memory device.

일반적으로, 내부에서 클럭을 발생하는 반도체 메모리 장치는 어드레스의 상태 천이시에 발생하는 어드레스 상태천이검출(Address Transition Detection; ATD) 신호를 발생하고 상기 어드레스 상태천이 검출신호를 이용하여 다수의 클럭을 발생한다.In general, a semiconductor memory device generating a clock therein generates an Address Transition Detection (ATD) signal that occurs when a state transition of an address occurs, and generates a plurality of clocks by using the address state transition detection signal. do.

그리고 상기 어드레스 상태천이 검출신호에 의해서 발생된 비트 라인쌍이나 데이타 라인쌍을 등화시키기 위한 등화신호에 의해서 비트 라인상이나 데이타 라인쌍을 등화시키게 된다. 그런데 반도체 메모리 장치가 고집적화 되어감에 따라서 비트 라인쌍이나 데이타 라인쌍의 용량성 부하가 증가하여 어드레스 신호가 빠르게 변화하는 경우에 상기 등화신호에 의해서 비트라인쌍이 충분하게 등화되지 않은 상태에서 데이타의 전송이 발생하여 센싱시 센스 증폭기에서 오동작이 발생 및 억세스 타입에 손실을 초래하게 된다.The equalization signal for equalizing the bit line pair or the data line pair generated by the address state transition detection signal is used to equalize the bit line or the data line pair. However, as the semiconductor memory device becomes more integrated, when the capacitive load of the bit line pair or the data line pair increases and the address signal changes rapidly, the data is transferred in a state where the bit line pair is not sufficiently equalized by the equalization signal. This can cause a malfunction in the sense amplifier during sensing and a loss in the access type.

상기 문제를 극복하기 위하여 비트 라인쌍이나 데이타 라인쌍의 등화시간의 증가나 상기 어드레스 상태천이 검출신호의 마진을 증가시키는 방법이 있다. 그러나 낮은 전원전압에서의 오동작을 막기 위하여 등화시간이나 어드레스 상태천이 검출신호의 마진을 증가하면 억세스 타입의 손실을 가져오게 되는 것은 당연한 결과라 하겠다.In order to overcome the problem, there is a method of increasing the equalization time of the bit line pair or the data line pair or increasing the margin of the address state transition detection signal. However, it is a natural result that if the equalization time or address state transition increases the detection signal margin to prevent malfunction at low power supply voltage, an access type loss occurs.

본 발명의 목적은 억세스타임의 손실 없는 반도체 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a semiconductor memory device without loss of access time.

본 발명의 다른 목적은 오동작을 방지할 수 있는 반도체 메모리 장치를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor memory device capable of preventing a malfunction.

이와같은 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 복수개의 비트라인쌍들, 복수개의 데이타라인쌍들, 어드레스의 상태 천이를 검출하여 어드레스 상태 천이를 발생하는 어드레스 상태 천이 검출회로, 상기 복수개의 비트라인쌍들을 등화하기 위한 등화회로, 상기 복수개의 비트라인쌍들 사이에 연결된 메모리셀들, 및 상기 메모리셀들로 부터의 신호를 증폭하여 출력하기 위한 센스 증폭기를 구비한 반도체 메모리 장치에 있어서, 어드레스 상태천이 발생 시점부터 또는 센스 증폭기가 출력을 발생한 후부터 다음 비트라인 등화신호가 발생할 때까지 상기 복수개의 테이타라인쌍들, 상기 복수개의 비트라인쌍들, 또는 상기 복수개의 비트라인쌍들과 복수개의 데이타라인쌍들 모두를 방전하기 위한 방전수단을 더 구비한 것을 특징으로 한다.In order to achieve the above object, the semiconductor memory device of the present invention includes an address state transition detection circuit for detecting a state transition of a plurality of bit line pairs, a plurality of data line pairs, and generating an address state transition. A semiconductor memory device having an equalization circuit for equalizing bit line pairs, memory cells connected between the plurality of bit line pairs, and a sense amplifier for amplifying and outputting signals from the memory cells, The plurality of data line pairs, the plurality of bit line pairs, or the plurality of bit line pairs and the plurality of bit line pairs until the next bit line equalization signal is generated from an address state transition time or after a sense amplifier generates an output. And discharging means for discharging all pairs of data lines. do.

첨부된 도면을 참고로하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.Before describing the semiconductor memory device of the present invention with reference to the accompanying drawings, a conventional semiconductor memory device will be described.

제1도는 종래의 반도체 메모리 장치의 일부 구성을 나타내는 것이다.1 shows a part of a conventional semiconductor memory device.

제1도에 있어서, 행 어드레스 신호(A0, A1, …, An)를 입력하여 버퍼된 행 어드레스 신호(AI0, AIB1, AI1, AIB1, …, AIn, AIBn)를 출력하는 행 어드레스 입력버퍼(10), 상기 버퍼된 행 어드레스 신호 (AI0, AIB1, AI1, AIB1, …, AIn, AIBn)의 상태 천이를 검출하여 어드레스 상태천이 검출신호(ATD; Address Transition Detection)를 발생하는 어드레스 상태천이 검출회로(20), 상기 행 어드레스 신호(AI0, AIB1, AI1, AIB1, …, AIn, AIBn)를 입력하여 디코드하는 행 어드레스 디코더(30), 상 어드레스 상태 천이 검출신호(ATD)를 이용하여 비트라인을 등화하기 위한 신호를 발생하는 클럭 발생회로(40), 상기 클럭 발생회로(40)의 출력신호에 의해 비트라인을 등화하는 등화회로(50), 열 어드레스 신호를 디코드하는 열 어드레스 디코더(60), 상기 열 어드레스 디코더(60)의 출력신호에 의해서 제어되는 입/출력 게이트들(70), 상기 행어드레스 디코더(30)와 상기 열 어드레스 디코더(60)에 의해서 선택되어 비트라인쌍으로 부터의 데이타를 저장하거나 저장된 데이타를 비트라인쌍으로 전송하는 메모리 셀들(80), 상기 어드레스 상태천이 검출회로(20)의 출력신호를 입력하여 센스 증폭기를 제어하기 위한 클럭신호를 발생하는 센스 증폭기 제어신호 발생회로(90), 상기 센스 증폭기 제어신호 발생회로(90)의 출력신호에 응답하여 인에이블되고 상기 메모리 셀(80)로 부터의 신호를 증폭하기 위한 센스 증폭기(100), 및 상기 센스 증폭기(100)의 출력신호를 외부로 출력하기 위한 데이타 출력버퍼(110)로 구성되어 있다.The method of claim 1, also, the type of row address signals (A 0, A 1, ... , A n) buffered row address signals (AI 0, AIB 1, AI 1, AIB 1, ..., AI n, AIB n) A row address input buffer 10 for outputting a state, and a state transition of the buffered row address signals AI 0 , AIB 1 , AI 1 , AIB 1 ,..., AI n , AIB n to detect an address state transition detection signal ( An address state transition detection circuit 20 for generating address transition detection (ATD) and a row address for inputting and decoding the row address signals AI 0 , AIB 1 , AI 1 , AIB 1 ,..., AI n , AIB n The decoder 30, the clock generation circuit 40 which generates a signal for equalizing the bit line using the phase address state transition detection signal ATD, and the bit line is equalized by the output signal of the clock generation circuit 40. An equalization circuit 50, a column address decoder 60 for decoding a column address signal, and an output of the column address decoder 60 Selected by the input / output gates 70, the row address decoder 30 and the column address decoder 60 controlled by a call, to store data from a pair of bit lines or to convert the stored data into a pair of bit lines. A sense amplifier control signal generation circuit 90 for generating a clock signal for controlling a sense amplifier by inputting the memory cells 80 to transmit, an output signal of the address state transition detection circuit 20, and generating the sense amplifier control signal. It is enabled in response to the output signal of the circuit 90 and the sense amplifier 100 for amplifying the signal from the memory cell 80, and the data for outputting the output signal of the sense amplifier 100 to the outside The output buffer 110 is comprised.

제2도는 제1도에 나타낸 회로에서 어드레스 입력신호가 느리게 변화할 시의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이고 제3도는 어드레스 입력신호가 빠르게 변화할 시의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.FIG. 2 shows an operation timing diagram for explaining the operation when the address input signal changes slowly in the circuit shown in FIG. 1. FIG. 3 shows an operation timing diagram for explaining the operation when the address input signal changes rapidly. It represents.

먼저, 제1도와 제2도의 동작 타이밍도를 이용하여 어드레스의 상태 천이가 느린 경우의 동작을 설명하면 다음과 같다.First, the operation when the state transition of the address is slow using the operation timing diagrams of FIGS. 1 and 2 will be described.

어드레스 상태천이 검출회로(20)는 어드레스 입력버퍼(10)의 출력신호를 입력하여 어드레스 상태천이 검출신호(ATD)를 발생한다. 센스 증폭기 제어신호 발생회로(90)는 센스 증폭기 제어신호(SACS)를 발생하여 센스 증폭기(100)를 제어한다. 펄스 발생회로(40)는 상기 어드레스 상태천이 검출신호(ATD)와 상기 센스 증폭기 제어신호(SACS)를 조합하여 비트라인 등화신호(ΦEQ)에 응답하여 비트라인의 등화가 이루어지게 된다. 등화가 되고 난후에 상기 행 어드레스 디코더(30)의 출력신호와 열 어드레스 디코더(60)의 출력신호에 의해서 선택된 메모리 셀에 해당하는 셀로 부터의 데이타가 비트라인과 데이타라인에 전송된다. 상기 전송된 데이타는 센스 증폭기(100)를 통하여 증폭되어 센스 증폭기 출력신호(SAS, SASB)를 발생하게 된다.The address state transition detection circuit 20 inputs an output signal of the address input buffer 10 to generate an address state transition detection signal ATD. The sense amplifier control signal generation circuit 90 generates the sense amplifier control signal SACS to control the sense amplifier 100. The pulse generation circuit 40 combines the address state transition detection signal ADT and the sense amplifier control signal SACS to equalize the bit line in response to the bit line equalization signal Φ EQ . After equalization, data from the cell corresponding to the memory cell selected by the output signal of the row address decoder 30 and the output signal of the column address decoder 60 is transmitted to the bit line and the data line. The transmitted data is amplified by the sense amplifier 100 to generate the sense amplifier output signals SAS and SASB.

즉, 제2도와 같이 어드레스 상태천이가 느린 경우에는 비트라인이나 데이타 라인쌍을 등화하는 시간이 길기 때문에 종래의 회로에서도 문제는 없었다.In other words, when the address state transition is slow as shown in FIG. 2, there is no problem in the conventional circuit because the time for equalizing the bit line or the data line pair is long.

이제, 제1도와 제3도의 동작 타이밍도를 이용하여 어드레스 상태천이가 빠른 경우의 동작을 설명하기로 하겠다.The operation in the case where the address state transition is fast will now be described using the operation timing diagrams of FIGS. 1 and 3.

펄스 발생회로(40)의 등화신호(ΦEQ)에 의해서 비트라인이 등화되는 시간은 일정하지만 상기 등화된 신호가 방전되는 시간은 충분하지 않다. 그래서 방전이 되지 않는 상태에서 등화신호(ΦEQ)가 등화가 되게 된다. 따라서, 이와같이 데이타라인이나 비트라인쌍들이 충분하게 등화가 되지 않은 상태에서 센스 증폭기 제어신호(SACS)에 의해서 센스 증폭기(100)가 동작하면 출력되는 데이타에 오류가 발생하게 된다. 즉, 종래의 반도체 메모리 장치는 어드레스 상태 천이가 빠른 경우에는 비트라인이나 데이타라인쌍을 등화하는 시간이 짧기 때문에 출력되는 데이타의 오류가 발생할 수 가 있었다.Although the time for which the bit line is equalized by the equalization signal Φ EQ of the pulse generating circuit 40 is constant, the time for discharging the equalized signal is not sufficient. Therefore, the equalization signal Φ EQ is equalized in the state where the discharge is not performed. Therefore, if the sense amplifier 100 operates by the sense amplifier control signal SACS while the data line or bit line pair is not sufficiently equalized in this manner, an error occurs in the output data. That is, in the conventional semiconductor memory device, when the address state transition is fast, an error in the output data may occur because the time for equalizing the bit line or the data line pair is short.

제 4도는 본 발명의 일실시예의 반도체 메모리 장치를 나타내는 것이다.4 shows a semiconductor memory device of one embodiment of the present invention.

제 4도에 있어서, 상기 센스 증폭기 제어신호 발생회로(90)로 부터의 제어신호(SACS)를 입력하여 상기 비트라인쌍 또는 데이타 라인쌍을 방전하기 위한 제어신호를 발생하는 방전 제어신호 발생회로(120)와 비트 라인들에 연결된 드레인 전극들과 접지전압에 연결된 소오스 전극들과 상기 방전 제어신호 발생회로(120)로 부터의 신호를 입력하는 게이트 전극들을 가진 방전회로들(130)로 구성되어 있다.4, a discharge control signal generation circuit for inputting a control signal SACS from the sense amplifier control signal generation circuit 90 to generate a control signal for discharging the bit line pair or the data line pair. 120 and discharge circuits 130 having drain electrodes connected to the bit lines, source electrodes connected to the ground voltage, and gate electrodes for inputting a signal from the discharge control signal generation circuit 120. .

제5는 본 발명의 다른 실시예의 반도체 메모리 장치를 나타내는 것이다.Fifth shows a semiconductor memory device of another embodiment of the present invention.

제 5도에 있어서, 상기 센스 증폭기 제어신호 발생회로(90)로 부터의 제어신호(SACS)를 입력하여 상기 비트라인쌍 또는 데이타 라인쌍을 방전하기 위한 제어신호를 발생하는 방전 제어신호 발생회로(120)와 데이타라인들에 연결된 드레인 전극들과 접지전압에 연결된 소오스 전극들과 상기 방전 제어신호 발생회로(120)를 입력하는 게이트 전극들을 가진 방전회로들(130)로 구성되어 있다.5, a discharge control signal generation circuit for inputting a control signal SACS from the sense amplifier control signal generation circuit 90 to generate a control signal for discharging the bit line pair or data line pair (FIG. 120 and discharge circuits 130 including drain electrodes connected to data lines, source electrodes connected to a ground voltage, and gate electrodes for inputting the discharge control signal generation circuit 120.

제6도는 본 발명의 또 다른 실시예의 반도체 메모리 장치를 나타내는 것이다.6 shows a semiconductor memory device of another embodiment of the present invention.

제 6도에 있어서, 상기 센스 증폭기 제어신호 발생회로(90)로 부터의 제어신호(SACS)를 입력하여 상기 비트라인쌍 또는 데이타 라인쌍을 방전하기 위한 제어신호를 발생하는 방전 제어신호 발생회로(120)와 데이타 라인과 비트 라인들에 연결된 드레인 전극들과 접지전압에 연결된 소오스 전극들과 상기 방전 제어신호 발생회로(120)로 부텅의 신호를 입력하는 게이트 전극들을 가진 방전회로들(130)로 구성되어 있다.6, a discharge control signal generation circuit for inputting a control signal SACS from the sense amplifier control signal generation circuit 90 to generate a control signal for discharging the bit line pair or the data line pair. 120 to the discharge circuits 130 having drain electrodes connected to the data lines and the bit lines, source electrodes connected to the ground voltage, and gate electrodes for inputting a negative signal to the discharge control signal generation circuit 120. Consists of.

즉, 상기 구성은 데이타 라인이나 비트 라인들에 방전을 위한 방전회로를 구비하고 어드레스의 천이가 있은 후에 또는 센스 증폭기가 출력신호를 발생 후에 바로 방전을 시키기 위한 상기 방전회로를 제어하는 클럭신호를 발생하기 위한 회로를 더 구비함을 특징으로 한다.That is, the configuration includes a discharge circuit for discharging the data line or the bit lines and generates a clock signal for controlling the discharge circuit for discharging immediately after an address transition or after the sense amplifier generates an output signal. It is characterized by further comprising a circuit for.

제7도는 본 발명의 반도체 메모리 장치의 어드레스가 빠르게 천이하는 경우의 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.FIG. 7 shows an operation timing diagram for explaining the operation when the address of the semiconductor memory device of the present invention rapidly transitions.

제7도에 있어서, 방전펄스 발생회로(120)는 센스 증폭기 제어신호(SACS)의 하강 천이를 감지하여 방전 제어펄스(ΦGND)를 발생한다. 방전 제어펄스(ΦGND)는 비트라인쌍과 데이타라인쌍의 등화 전에 비트라인쌍과 데이타라인쌍을 방전하게 된다.In FIG. 7, the discharge pulse generating circuit 120 detects the falling transition of the sense amplifier control signal SACS to generate the discharge control pulse Φ GND . The discharge control pulse Φ GND discharges the bit line pair and the data line pair before equalizing the bit line pair and the data line pair.

제8도는 본 발명의 반도체 메모리 장치의 어드레스 천이가 빠른 경우의 다른 동작을 설명하기 위한 동작 타이밍도를 나타내는 것이다.8 shows an operation timing diagram for explaining another operation when the address transition of the semiconductor memory device of the present invention is fast.

제8도에 있어서, 방전펄스 발생회로(12)는 방전 제어펄스(제어펄스(ΦGND)를 등화신호(ΦEQ)가 하이레벨에서 로우레렙로 천이를 검출할 때 발생한다. 이와같은 경우에도 비트라인쌍과 데이타라인쌍의 등화 전에 비트라인쌍과 데이타라인쌍을 방전하게 된다.10. The method of claim 8 also, the discharge pulse generating circuit 12 is generated when the discharge control pulses (control pulses (Φ GND) signal (Φ EQ equalizing) is to detect the transition from the high level to the low rerep. In this case The bit line pair and the data line pair are discharged before the bit line pair and the data line pair are equalized.

제7도의 방전 제어펄스(ΦGND)는 등화펄스(ΦEQ)가 로우 레벨에서 하이 레벨로 천이할 때 발생하는 것으로 즉, 센스 증폭기가 센싱을 완료한 후에 발생하며, 제8도의 방전 제어펄스(ΦGND)는 등화펄스(ΦEQ)가 하이레벨에서 로우 레벨로 천이할 때 발생하는 것으로, 즉, 어드레스 상태천이를 감지하여 발생하는 것을 나타내는 것이다.The discharge control pulse Φ GND of FIG. 7 occurs when the equalization pulse Φ EQ transitions from the low level to the high level, that is, after the sense amplifier completes sensing, and the discharge control pulse Φ GND of FIG. Φ GND ) is generated when the equalizing pulse Φ EQ transitions from the high level to the low level, that is, it is generated by detecting an address state transition.

따라서, 본 발명은 상기 실시예에서 보여지는 것처럼 비트라인쌍, 데이타라인쌍, 또는 데이타라인쌍과 비트라인쌍에 어드레스 상태 천이 발생 시점부터, 또는 센스 증폭기가 센스 출력을 발생하고 난 후에 방전을 하기 위한 방전수단을 구비하여 출력되는 데이타의 오동작을 방지할 수 있다. 또한, 억세스 타임의 손실을 방지 할 수 있다.Accordingly, the present invention provides the following methods for discharging a bit line pair, a data line pair, or an address state transition at a data line pair and a bit line pair, or after a sense amplifier generates a sense output. Discharge means for preventing the malfunction of the data output. In addition, loss of access time can be prevented.

Claims (14)

북수개의 비트라인쌍들과 복수개의 테이타라인쌍들을 포함하는 반도체 메모리장치에 있어서, 복수의 행 어드레스 신호를 입력하여 버퍼된 행 어드레스 신호를 출력하기 위한 행 어드레스 입력버퍼; 상기 행 어드레스 입력버퍼에서 출력된 버퍼된 행 어드레스 신호의 상태천이를 검출하여 어드레스 상태천이 검출신호를 발생하는 어드레스 상태천이 검출부; 상기 행 어드레스 입력버퍼에서 출력된 행 어드레스 신호를 입력하여 디코딩을 수행하는 행 어드레스 디코더; 상기 어드레스 상태천이 검출부에서 출력된 어드레스검출신호를 이용하여 비트라인을 등화하기 이한 신호를 발생하는 클럭발생부; 상기 클럭발생부에서 출력된 신호에 의해 비트라인을 등화하는 등화부; 열 어드레스 신호를 디코팅 수행하는 열 어드레스 디코더; 상기 열 어드레스 디코더에서 출력된 신호에 의해 제어되는 복수의 입/출력 게이트들; 상기 행 어드레스 디코더와 상기 열 어드레스 디코더에 의해 선택되어 비트라인쌍으로 부터의 데이타를 저장하거나 저장된 데이타를 비트라인쌍으로 전송하는 복수의 메모리셀들; 상기 어드레스 상태천이 검출부에서 출력된 신호를 입력하여 센스증폭기를 제어하기 위한 클럭신호를 발생하기 위한 센스증폭기 제어신호 발생부; 상기 센스증폭기 제어신호 발생부에서 출력된 신호에 응답하여 인에이블되고 상기 메모리셀로 부터의 신호를 증폭하기 위한 센스증폭기; 상기 센스증폭기에서 출력된 신호를 외부로 출력하기 위한 데이타 출력버퍼; 상기 센스증폭기 제어신호 발생부에서 출력된 제어신호를 입력하여 상기 비트라인쌍 또는 데이타라인쌍을 방전하기 위한 제어신호를 발생하는 방전제어신호 발생부; 및 상기 비트라인들에 연결된 드레인전극들과 접지전압에 연결된 소오스전극들과 상기 방전제어신호 발생부에서 출력된 신호를 입력하는 게이트전극들을 갖는 복수의 방전수단들을포함하는 반도체 메모리장치.A semiconductor memory device comprising a number of bit line pairs and a plurality of data line pairs, comprising: a row address input buffer for inputting a plurality of row address signals to output a buffered row address signal; An address state transition detector for detecting a state transition of the buffered row address signal output from the row address input buffer and generating an address state transition detection signal; A row address decoder for decoding by inputting a row address signal output from the row address input buffer; A clock generator for generating a signal for equalizing a bit line by using the address detection signal output from the address state transition detector; An equalizer for equalizing a bit line by a signal output from the clock generator; A column address decoder for decoding a column address signal; A plurality of input / output gates controlled by a signal output from the column address decoder; A plurality of memory cells selected by the row address decoder and the column address decoder to store data from a bit line pair or to transmit stored data to the bit line pair; A sense amplifier control signal generator configured to input a signal output from the address state transition detector to generate a clock signal for controlling a sense amplifier; A sense amplifier that is enabled in response to a signal output from the sense amplifier control signal generator and amplifies a signal from the memory cell; A data output buffer for outputting the signal output from the sense amplifier to the outside; A discharge control signal generator for inputting a control signal output from the sense amplifier control signal generator to generate a control signal for discharging the bit line pair or the data line pair; And a plurality of discharge means having drain electrodes connected to the bit lines, source electrodes connected to a ground voltage, and gate electrodes for inputting a signal output from the discharge control signal generator. 제1항에 있어서, 상기 방전수단은 상기 어드레스 상태천이를 감지하여 다음 등화신호가 발생될 때까지 온되는 MOS트랜지스터들을 상기 복수개의 비트라인쌍들과 복수개의 데이타라인쌍들에 각각 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1, wherein the discharge means is configured by connecting the MOS transistors connected to the plurality of bit line pairs and the plurality of data line pairs respectively by sensing the address state transition and turning on until a next equalization signal is generated. A semiconductor memory device characterized by the above-mentioned. 제1항에 있어서, 상기 방전수단은 상기 어드레스 상태천이를 감지하여 다음 등화신호가 발생될 때까지 온되는 MOS트랜지스터들을 상기 복수개의 비트라인쌍들에 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the discharge means is configured by connecting the MOS transistors connected to the plurality of bit line pairs to detect the address state transition and to turn on until the next equalization signal is generated. 제1항에 있어서, 상기 방전수단은 상기 어드레스의 상태천이를 감지하여 다음 등화신호가 발생될 때까지 온되는 MOS트랜지스터들을 상기 복수개의 데이타라인쌍들에 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.2. The semiconductor memory device according to claim 1, wherein the discharging means is configured by connecting the MOS transistors connected to the plurality of data line pairs to detect a state transition of the address and to turn on until a next equalization signal is generated. 제2항, 제3항, 또는 제4항에 있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 2, 3, or 4, wherein the MOS transistor is an NMOS transistor. 제1항에 있어서,상기 방전수단은 상기 센스증폭기의 출력이 발생한 후부터 다음 비트라인 등화신호가 발생할때까지 상기 복수개의 비트라인쌍들과 복수개의 데이타 라인쌍들을 방전하기 위한 방전수단을 포함하는 반도체 메모리 장치.The semiconductor device of claim 1, wherein the discharging means comprises discharging means for discharging the plurality of bit line pairs and the plurality of data line pairs after the output of the sense amplifier is generated until a next bit line equalization signal is generated. Memory device. 제1항에 있어서, 상기 방전수단은 상기 센스 증폭기의 출력이 있는 시점부터 다음 등화신호가 발생할때까지 온되는 MOS트랜지스터들을 상기 복수개의 비트라인상들과 복수개의 데이타라인쌍들에 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1, wherein the discharge means is configured by connecting the plurality of bit line and the plurality of data line pairs of MOS transistors that are turned on from the time of the output of the sense amplifier until the next equalization signal occurs. A semiconductor memory device characterized by the above-mentioned. 제1항에 있어서, 상기 방전수단은 상기 센스 증폭기의 출력이 있는 시점부터 다음 등화신호가 발생할때까지 온되는 MOS트랜지스터들을 상기 복수개의 비트라인쌍들에 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the discharging means is configured by connecting MOS transistors connected to the plurality of bit line pairs, which are turned on from the time when the sense amplifier is output until the next equalization signal is generated. 제1항에 있어서, 상기 방전수단은 상기 센스증폭기의 출력이 있는 시점부터 다음 등화신호가 발생할때까지 온되는 MOS트랜지스터들을 상기 복수개의 데이타라인쌍들에 연결하여 구성된 것을 특징으로 하는 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the discharge means is configured by connecting MOS transistors connected to the plurality of data line pairs, which are turned on from the time when the sense amplifier is output until the next equalization signal is generated. 제7항, 제8항, 또는 제9항에있어서, 상기 MOS트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.10. The semiconductor memory device according to claim 7, 8 or 9, wherein the MOS transistor is an NMOS transistor. 복수개의 비트라인쌍들과 복수개의 데이타라인쌍들을 포함하는 반도체 메모리장치에 있어서, 복수의 행 어드레스 신호를 입력하여 버퍼된 행 어드레스 신호를 출력하기 위한 행 어드레스 입력버퍼에서 출력된 버퍼된 행 어드레스 신호의 상태천이를 검출하여 어드레스 상태천이 검출신호를 발생하는 어드레스 상태천이 검출부; 상기 행 어드레스 입력버퍼에서 출력된 행 어드레스 신호를 입력하여 디코딩을 수행하는 행 어드레스 디코더; 상기 어드레스 상태천이 검출부에서 출력된 어드레스 검출신호를 이용하여 비트라인을 등화하기 위한 신호를 발생하는 클럭발생부; 상기 클럭발생부에서 출력된 신호에 의해 비트라인을 등화하는 등화부; 열 어드레스 신호를 디코딩 수행하는 열 어드레스 열 어드레스 디코더; 상기 열 어드레스 디코더에서 출력된 신호에 의해 제어되는 복수의 입/출력 게이트들; 상기 행 어드레스 디코더와 상기 열 어드레스 디코더에 의해 선택되어 비트라인쌍으로 부터의 데이타를 저장하거나 저장된 데이타를 비트라인쌍으로 전송하는 복수의 메모리셀들; 상기 어드레스 상태천이 검출부에서 출력된 신호를 입력하여 센스증폭기를 제어하기 위한 클럭신호를 발생하기 위한 센스증폭기 제어신호 발생부; 상기 센스증폭기 제어신호 발생부에서 출력된 신호에 응답하여 인에이블되고 상기 메모리셀로 부팅의 신호를 증폭하기 위한 센스증폭기; 상기 센스증폭기에서 출력된 신호를 외부로 출력하기 위한 데이타 출력버퍼; 상기 센스증폭기 제어신호 발생부에서 출력된 제어신호를 입력하여 다음 등화신호 발생전까지 제어신호를 발생하는 방전제어신호 발생부; 및 상기 방전제어신호 발생부에서 출력된 신호에 응답하여 상기 복수개의 비트라인쌍들과 상기 복수개의 데이타 라인쌍들을 방전하기 위한 방전수단을 포함하는 반도체 메모리 장치.A semiconductor memory device including a plurality of bit line pairs and a plurality of data line pairs, the buffered row address signal output from a row address input buffer for inputting a plurality of row address signals to output a buffered row address signal. An address state transition detector for detecting a state transition of the signal and generating an address state transition detection signal; A row address decoder for decoding by inputting a row address signal output from the row address input buffer; A clock generator which generates a signal for equalizing a bit line by using the address detection signal output from the address state transition detector; An equalizer for equalizing a bit line by a signal output from the clock generator; A column address column address decoder for decoding a column address signal; A plurality of input / output gates controlled by a signal output from the column address decoder; A plurality of memory cells selected by the row address decoder and the column address decoder to store data from a bit line pair or to transmit stored data to the bit line pair; A sense amplifier control signal generator configured to input a signal output from the address state transition detector to generate a clock signal for controlling a sense amplifier; A sense amplifier that is enabled in response to a signal output from the sense amplifier control signal generator and amplifies a boot signal to the memory cell; A data output buffer for outputting the signal output from the sense amplifier to the outside; A discharge control signal generator for inputting a control signal output from the sense amplifier control signal generator and generating a control signal until a next equalization signal is generated; And discharge means for discharging the plurality of bit line pairs and the plurality of data line pairs in response to a signal output from the discharge control signal generator. 제11항에 있어서, 상기 방전수단은 상기 복수개의 비트라인들에 연결된 드레인 전극들과 상기 제어신호를 입력하는 제어전극들과 접지전압에 연결된 소오스 전극들을 가진 NMOS트랜지스터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.12. The semiconductor device as claimed in claim 11, wherein the discharge means comprises NMOS transistors having drain electrodes connected to the plurality of bit lines, control electrodes for inputting the control signal, and source electrodes connected to a ground voltage. Memory device. 제11항에 있어서, 상기 방전수단은 상기 복수개의 데이타 라인들에 연결된 드레인 전극들과 상기 제어신호를 입력하는 제어전극들과 접지전압에 연결된 소오스 전극들을 가진 NMOS트랜지스터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.12. The semiconductor device as claimed in claim 11, wherein the discharge means comprises NMOS transistors having drain electrodes connected to the plurality of data lines, control electrodes for inputting the control signal, and source electrodes connected to a ground voltage. Memory device. 제11항에 있어서, 상기 방전수단은 상기 복수개의 데이타 라인들에 연결된 드레인 전극들과 상기 제어신호를 입력하는 제어전극들과 접지전압에 연결된 소오스 전극들을 가진 제1NMOS트랜지스터들과 상기 복수개의 비트라인들에 연결된 드레인 전극들과 상기 제어신호를 입력하는 제어전극들과 접지전압에 연결된 소오스 전극들을 가진 제2NMOS트랜지스터들로 구성된 것을 특징으로 하는 반도체 메모리 장치.12. The plurality of bit lines of claim 11, wherein the discharge means comprises: first NMOS transistors having drain electrodes connected to the plurality of data lines, control electrodes for inputting the control signal, and source electrodes connected to a ground voltage; And second NMOS transistors having drain electrodes connected to the second electrodes, control electrodes for inputting the control signal, and source electrodes connected to a ground voltage.
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