KR970010156B1

KR970010156B1 - Fifo buffer matching apparatus in receiving circuit of signal communication system

Info

Publication number: KR970010156B1
Application number: KR1019940010336A
Authority: KR
Inventors: 권환우
Original assignee: 대우통신 주식회사; 박성규
Priority date: 1994-05-12
Filing date: 1994-05-12
Publication date: 1997-06-21
Also published as: KR950033852A

Abstract

If FIFO writing control signal generating part(35) detects frame starting flag by flag detecting part, it outputs clock synchronous signal and makes writing call signal enable, and if ending flag or pause state is detected by flag detecting part(32) and pause state part(33), it makes writing call signal disable. FIFO writing control part(36) receives writing call signal of FIFO writing control signal generating part(35) and clock signal having same frequency as receiving synchronous clock, and distributes those so that outputs data writing control signal and multiplexing control signal. FIFO(39) stores and outputs data outputting from multiplexor(38) by control of data writing control signal in regular order.

Description

직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치Receiver FIFO Buffer Matching Device in Serial Communication Device

제1도는 SDLC/HDLC 프레임 포맷을 도시하는 도면.1 illustrates an SDLC / HDLC frame format.

제2도는 종래 기술의 직렬 통신 장치에서의 SDLC/HDLC 수신부 버퍼 제어 정합 장치를 나타낸 블럭 구성도.2 is a block diagram showing an SDLC / HDLC receiver buffer control matching device in a serial communication device of the prior art.

제3도는 본 발명의 직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치를 나타낸 전체 구성도.3 is an overall configuration diagram of a receiver FIFO buffer matching device in the serial communication device of the present invention.

제4도는 상기 제3도의 구성 요소인 FIFO 쓰기 제어 신호 생성부의 상세 구성도.FIG. 4 is a detailed configuration diagram of a FIFO write control signal generation unit which is a component of FIG.

제5도는 상기 제3도의 구성 요소인 FIFO 쓰기 제어부의 상세 구성도.5 is a detailed block diagram of a FIFO write control unit which is a component of FIG.

제6도는 프레임 수신 시작의 타이밍도.6 is a timing diagram of frame reception start.

제7도는 프레임 수신 끝 타이밍도.7 is a frame reception end timing diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

31 : 시프트 레지스터 32 : 플래그 검출부31: shift register 32: flag detection unit

33 : 유휴 검출부 34 : 오류 프레임 검출부33: idle detector 34: error frame detector

35 : FIFO 쓰기 제어 신호 생성부 36 : FIFO 쓰기 제어부35: FIFO write control signal generation unit 36: FIFO write control unit

37 : 동기 클럭 제어부 38 : 멀티플렉서37: synchronous clock controller 38: multiplexer

39 : FIFO39: FIFO

본 발명은 SDLC(Syncronous Level Data Link Control) HDLC(High Level Data Control) 프레임 포맷(frame format)을 갖는 직렬 통신 장치에 관한 것으로, 특히, 직렬 통신 장치에서 사용되는 수신부 버퍼(buffer)를 FIFO(First In First Out) 메모리로서 사용하여 정합하는 수신부 FIFO 버퍼 정합 장치에 관한 것이다.The present invention relates to a serial communication device having a Syncronous Level Data Link Control (SDLC) High Level Data Control (HDLC) frame format. In particular, a receiver buffer used in a serial communication device is defined as a FIFO (First). In First Out) The present invention relates to a receiver FIFO buffer matching device that matches as a memory.

일반적으로 SDLC/HDLC 프레임 포맷은 제1도에 나타난 바와 같이 1프레임의 시작과 끝을 나타내는 시작 플래그(flag)와 끝 플래그 및 N(N : 일정 상수)바이트(byte)의 데이타로 구성되고 상기 시작 플래그와 끝 플래그는 01111110의 고유값을 가지고 있다.In general, the SDLC / HDLC frame format is composed of a start flag, an end flag, and N (N: constant constant) bytes of data indicating the start and end of one frame as shown in FIG. The flag and the end flag have a unique value of 01111110.

또한 데이타 필드에는 플래그의 고유값을 지켜주기 위해 데이타 필드상에 연속되는 5개 이상의 논리 신호(logic) 1이 검출되면 그 다음에 강제로 논리 신호 0의 한 비트를 삽입시켜 주고 통신 기기의 끝단에 있는 통신 제어기(controller)칩에서 이를 자동으로 제거해준다.In addition, if more than 5 consecutive logic 1s are detected on the data field to protect the eigenvalues of the flags, the data field is then forced to insert one bit of the logic signal 0. It is automatically removed from the communication controller chip.

제2도는 상술한 기능을 수행하는 종래 기술의 직렬 통신 장치에서의 SDLC/HDLC 수신부 버퍼 제어 정합 장치를 도시한다.2 illustrates an SDLC / HDLC receiver buffer control matching device in a serial communication device of the prior art that performs the above-described function.

먼저, 제1도와 같은 SDLC/HDLC 프레임 포맷을 가진 직렬 데이타와 수신 동기 클럭이 직렬 통신 장치의 시프트 레지스터(shift register)(1)에 입력되면 시프트 레지스터(1)는 이를 수신 동기 클럭에 동기시켜 16비트 시프트시킨 후 시프트된 16비트의 스트림(stream)을 동시에 출력시킨다. 플래그 검출부(2)는 시프트 되어 지나가는 16비트의 직렬 데이타 스트림으로부터 플래그(헥사(Hex)값 7E)를 검출하며, 유휴(idle) 검출부(3)는 시프트되어 지나가는 16비트의 직렬 데이타 스트림으로부터 유휴(idle) 상태(연속된 7개 이상의 '1')를 검출한다.First, when serial data having a SDLC / HDLC frame format as shown in FIG. 1 and a receive synchronization clock are input to a shift register 1 of a serial communication device, the shift register 1 synchronizes them with the receive synchronization clock. After bit shifting, a shifted stream of 16 bits is simultaneously output. The flag detector 2 detects a flag (Hex value 7E) from the shifted 16-bit serial data stream, and the idle detector 3 idles from the shifted 16-bit serial data stream. idle) state (7 or more consecutive '1's).

또한 오류 프레임 검출부(4)는 시프트되어 지나가는 16비트의 직렬 데이타 스트림에 8비트를 더한 24비트의 데이타 스크림으로부터 오류 프레임을 검출한다.In addition, the error frame detection unit 4 detects an error frame from a 24-bit data stream obtained by adding 8 bits to a 16-bit serial data stream that is shifted.

쓰기 제어부(5)는 수신 동기 클럭과 플래그 검출부(1)와 유휴 검출부(2) 및 오류 프레임 검출부(3)의 출력 신호를 수신하여 직렬 데이타의 시작 플래그와 끝 플래그의 절단되는 위치를 표시해주기 위하여 쓰여지는(write) 데이타와 비트 동기를 맞추어서 S램(SRAM)(6)에 이를 저장된다.The write control unit 5 receives the output signals of the reception synchronization clock and the flag detection unit 1, the idle detection unit 2, and the error frame detection unit 3 to display the cutting position of the start flag and the end flag of the serial data. This is stored in SRAM 6 in synchronization with the bit being written.

또한 S램(6)은 송, 수신 양쪽에서 억세스(access)되어야 함으로 타이밍을 공유해서 서로 어긋나게 독출(read)/쓰기(write) 동작에서 실행되도록 제어된다.In addition, the S-RAM 6 is controlled to be executed in a read / write operation in such a way that the S-RAM 6 is accessed from both the transmission and the reception, sharing the timing and shifting each other.

그러나 상기한 종래 기술의 직렬 통신 장치에서의 SDLC/HDLC 수신부 버퍼 제어 정합 장치는 프레임의 시작과 끝을 동기시켜 주는 제어 신호가 없어 시작 플래그와 끝 플래그가 저장되지 않은 경우가 발생하며, 이의 보완을 위해 상기한 S램 두개를 별도로 더 구비하기 때문에 경제적인 측면에서 비효율적인 문제점이 있었다.However, the SDLC / HDLC receiver buffer control matching device in the above-described serial communication device of the prior art does not have a control signal for synchronizing the start and end of a frame, so that a start flag and an end flag are not stored. In order to provide two separate S-RAM separately, there was an inefficient problem in terms of economy.

또한 쓰기/판독 시간의 공유로 인해 접근(access) 속도를 향상시키는데 한계가 있어 고속의 송, 수신이 어려운 문제점이 있었다.In addition, there is a limitation in improving access speed due to sharing of write / read time, which makes it difficult to transmit and receive fast data.

본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로, 간단한 구성으로 직렬 데이타 프레임을 변형없이 저장할 수 있으면서 고속의 송, 수신이 가능하도록 한 직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide a receiver FIFO buffer matching device in a serial communication device capable of high-speed transmission and reception while being able to store serial data frames without modification in a simple configuration. It is done.

이하, 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명의 실시예를 나타낸 전체 구성도로서, 외부로부터 제1도와 같은 SDLC/HDLC 프레임 포맷을 갖는 직렬 데이타와 수신 동기 클럭을 수신하면, 25비트 시프트시켜 시프트된 25비트의 스트림을 동시에 출력하는 시프트 레지스터(31)와, 시프트 레지스터(31)에서 출력하는 데이타 스트림중 최상위 1비트를 제외한 나머지 24비트를 8비트 단위로 체크하여 각 8비트의 데이타 스트림의 플래그를 검출하는 플래그 검출부(32)와, 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 하위 16비트를 8비트 단위로 체크하여 유휴(idle)상태를 검출하는 유휴 검출부(33)와, 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 최상위 1비트를 제외한 24비트 전체를 체크하여 데이타가 8비트 미만인 프레임의 유, 무를 검출하는 오류 프레임 검출부(34)와, 플래그 검출부(32)에서 프레임의 시작 플래그를 검출하면 클럭 동기 신호를 출력하고 쓰기 요청 신호를 인에이블(enable) 시키며 상기 플래그 검출부(32)와 유휴 검출부(33)에 의해 프레임의 끝 플래그나 유휴 상태가 검출되면 쓰기 요청 신호를 디스에이블(disable)시키는 FIFO 쓰기 제어 신호 생성부(35), FIFO 쓰기 제어 신호 생성부(35)의 쓰기 요청 신호와 외부의 장치로부터 상기 수신 동기 클럭과 동일한 주기의 클럭 신호를 수신하고 이를 분주하여 데이타 쓰기 제어 신호와 멀티플렉싱 제어 신호를 출력하는 FIFO 쓰기 제어부(36)와, FIFO 쓰기 제어 신호 생성부(35)의 클럭 동기 신호를 수신하여 직렬 데이타가 바이트(byte) 단위로 쓰기 될 수 있도록 상기 FIFO 쓰기 제어 신호 생성부(35)에 바이트 동기 클럭을 출력하는 동기 클럭 제어부(37)와, 프레임의 수신이 시작되면 FIFO 쓰기 제어부(36)의 멀티플렉싱 제어 신호의 제어에 의해 시프트 레지스터(31)로부터 입력된 24비트의 데이타를 8비트씩 수신하고 유지 보수를 위한 1비트를 생성하여 수신된 8비트와 생성된 1비트를 출력하며 끝 플래그나 유휴 상태가 검출되면 수신 동작을 중단하는 멀티플렉서(38)와, FIFO 쓰기 제어부(36)의 데이타 쓰기 제어신호의 제어에 의해 멀티플렉서(38)에서 출력하는 데이타를 순차적으로 저장하고 순차적으로 출력하는 FIFO(39)로 구성된다.3 is an overall configuration diagram showing an embodiment of the present invention. When receiving serial data having a SDLC / HDLC frame format as shown in FIG. 1 and a reception synchronization clock from the outside, the stream of 25 bits is shifted by 25 bits simultaneously. A flag detector 32 for detecting a flag of each 8-bit data stream by checking the shift register 31 to be output and the remaining 24 bits except the most significant 1 bit among the data streams output from the shift register 31 in units of 8 bits. ), An idle detection unit 33 for detecting an idle state by checking the lower 16 bits of the serial data stream output from the shift register 31 in units of 8 bits, and the serial data output from the shift register 31. An error frame detection unit 34 for checking the presence or absence of a frame having data of less than 8 bits by checking all 24 bits except the most significant 1 bit in the stream, and the flag. When the detection unit 32 detects the start flag of the frame, the clock synchronization signal is output, the write request signal is enabled, and the flag detection unit 32 and the idle detection unit 33 stop the end flag or idle state of the frame. When detected, the write request signal of the FIFO write control signal generator 35 and the FIFO write control signal generator 35 to disable the write request signal and a clock signal having the same period as the reception synchronization clock from an external device. And receive the clock synchronization signal of the FIFO write control unit 36 and the FIFO write control signal generator 35 to output the data write control signal and the multiplexing control signal. A synchronization clock control unit 37 for outputting a byte synchronization clock to the FIFO write control signal generation unit 35 to be written; O 8-bit data received from the shift register 31 received by the 8-bit data received from the shift register 31 by the control of the multiplexing control signal of the write control section 36, and 1 bit for maintenance is generated to generate the received 8-bit and the generated 1-bit. The data output from the multiplexer 38 is sequentially stored under the control of the data write control signal of the multiplexer 38 which stops the reception operation when the end flag or the idle state is detected. It consists of the FIFO 39 which outputs sequentially.

이때 시프트 레지스터(31)는 25개의 D플립플롭으로 구성하고, 상기 FIFO 쓰기 제어 신호 생성부(35)는 제4도에 나타난 바와 같이 플래그 검출부(32)와 유휴 검출부(33)와 오류 프레임 검출부(34)의 출력 신호로부터 입력되는 프레임의 상태를 파악하여 프레임의 수신 여부를 결정하는 수신 선택부(41)와, 수신 선택부(41)의 출력 신호를 상기 수신 동기 클럭의 1주기동안 지연시키는 지연부(42)와, 수신선택부(41)와 지연부(42)의 출력신호를 수신하여 프레임의 수신이 시작되면 데이타 프레임의 시작 플래그에 동기된 클럭 동기 신호를 출력하는 클럭 동기 신호 생성부(43)와, 바이트 동기 클럭과 수신 선택부(41)의 출력 신호를 수신하여 데이타 프레임의 수신이 시작되면 수신된 데이타가 유효한지를 검출하는 유효 데이타 검출부(44)와, 유효 데이타 검출부(44)에 의해 수신 데이타가 유효하면 데이타 쓰기 요청 신호를 인에이블시키고 FIFO 쓰기 제어부(36)의 데이타 쓰기 제어 신호를 수신하면 데이타 쓰기 요청 신호를 디스에이블시키는 쓰기 요청부(45)로 구성된다.At this time, the shift register 31 is composed of 25 D flip-flops, and the FIFO write control signal generator 35 includes a flag detector 32, an idle detector 33, and an error frame detector (shown in FIG. 4). A reception selector 41 for determining whether a frame is received by determining the state of a frame input from the output signal of step 34), and a delay for delaying the output signal of the reception selector 41 for one cycle of the reception synchronization clock. A clock synchronizing signal generating unit which receives the output signals of the unit 42 and the receiving selector 41 and the delay unit 42 and outputs a clock synchronizing signal synchronized with the start flag of the data frame when the reception of the frame is started; 43) and a valid data detector 44 for receiving the byte synchronization clock and the output signal of the reception selector 41 and detecting whether the received data is valid when the reception of the data frame starts. due to When new data is valid, if the enable request signal to write data and receives a data write control signal from the FIFO write control unit 36 is configured to write data to the write request signal to the request unit 45 to disable.

또한, FIFO 쓰기 제어부(36)는, 제5도에 나타난 바와 같이, 외부의 장치로부터 수신 동기 신호와 같은 주기의 클럭 신호를 수신하여 이를 각각 2분주, 4분주하는 분주기(51)와, 분주기(51)의 출력 신호와 쓰기 요청부(45)의 데이타 쓰기 요청 신호 및 수신 동기 클럭을 수신하여 프레임의 수신이 시작되면 프레임의 끝 플래그나 유휴 상태가 검출될 때까지 FIFO(39)에 8비트씩 기록될 수 있도록 데이타 쓰기 제어 신호를 출력하고 멀티플렉싱 제어 신호를 멀티플렉서(38)에 출력하여, 유효 데이타 검출부(44)의 출력 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 쓰기 인에이블 신호를 출력하는 쓰기 신호 생성부(52)와, 쓰기 신호 생성부(52)의 쓰기 인에이블 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 데이타가 FIFO(39)에 8비트씩 저장될 수 있도록 데이타가 쓰기 제어 신호를 생성하여 출력하고 멀티플렉싱 제어 신호를 생성하여 상기 멀티플렉서(28)에 제공하여 쓰기 인에이블 신호를 출력하는 쓰기 신호 생성부(53)와, 쓰기 신호 생성부(53)의 쓰기 인에이블 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 데이타가 상기 FIFO(39)에 8비트씩 쓰기될 수 있도록 데이타 쓰기 제어 신호를 생성하여 출력하고 멀티플렉싱 제어 신호를 멀티플렉서(38)에 제공하는 쓰기 신호 생성부(54), 및 쓰기 신호 생성부(52,53,54)의 데이타 쓰기 제어 신호를 논리 조합하여 데이타 프레임의 수신 동작이 중단될지라도 시프트 도중에 있는 데이타는 FIFO(39)에 저장될 수 있도록 상기 FIFO(39)를 제어하는 논리곱 게이트(AND gate)(55)로 구성된다.In addition, as shown in FIG. 5, the FIFO write control unit 36 receives a clock signal having the same period as the reception synchronization signal from an external device and divides it into two and four divisions, respectively, When the reception of the frame is started by receiving the output signal of the period 51, the data write request signal of the write request unit 45, and the reception synchronization clock, the signal is transmitted to the FIFO 39 until the end flag or idle state of the frame is detected. Outputs a data write control signal to be written bit by bit and outputs the multiplexing control signal to the multiplexer 38 to receive the output signal of the valid data detector 44 to enable write when the end flag or idle state of the frame is detected. Receives a write enable signal from the write signal generator 52 and a write enable signal from the write signal generator 52, and stores an 8-bit data in the FIFO 39 when an end flag or an idle state of the frame is detected. The write signal generator 53 and the write signal generator 53 for outputting a write enable signal by generating and outputting a write control signal and generating a multiplexing control signal to the multiplexer 28 so that data can be output. Upon receiving a write enable signal and detecting an end flag or an idle state of the frame, a data write control signal is generated and output so that data can be written to the FIFO 39 by 8 bits, and the multiplexing control signal is output to the multiplexer 38. Even if the receiving operation of the data frame is interrupted by logical combination of the write signal generator 54 and the data write control signals of the write signal generators 52, 53, 54, the data in the shift is transferred to the FIFO 39. And an AND gate 55 that controls the FIFO 39 to be stored.

상기와 같이 구성된 본 발명의 실시예에 대한 동작을 제6도와 제7도를 참조하여 설명하면 다음과 같다.The operation of the embodiment of the present invention configured as described above will be described with reference to FIG. 6 and FIG.

먼저 상기 시프트 레지스터(31)는 25개의 D플립플롭으로 구성되어 외부로부터 제1도와 같은 SDLC/HDLC 프레임 포맷을 갖는 직렬 데이타와 수신 동기 클럭(제6도(a))을 수신하면 이를 상기 수신 동기 클럭의 상승 에지(rising edge)에 동기시켜 25비트 시프트 시킨후 25비트의 스트림을 동시에 출력한다.First, the shift register 31 is composed of 25 D flip-flops, and receives the serial data having the SDLC / HDLC frame format as shown in FIG. A 25-bit shift is performed in synchronization with the rising edge of the clock and 25-bit streams are output simultaneously.

플래그 검출부(32)는 시프트 레지스터(31)에서 출력하는 데이타 스트림중 최상위 1비트를 제외한 나머지 24비트를 8비트 단위로 체크하여 각 8비트 데이타 스트림에 시작 플래그와 끝 플래그가 있는지 여부를 검출하여 수신 선택부(41)에 출력한다.The flag detector 32 checks the remaining 24 bits except the most significant 1 bit of the data stream output from the shift register 31 in 8-bit units to detect whether each 8-bit data stream has a start flag and an end flag. Output to selector 41.

유휴 검출부(33)는 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 하위 16비트를 8비트 단위로 체크하여 유휴(idle) 상태, 즉 7개 이상의 비트 '1'이 연속적으로 검출되었는지의 여부를 검출하여 검출된 신호를 출력한다.The idle detector 33 checks the lower 16 bits of the serial data stream output from the shift register 31 in units of 8 bits to determine whether an idle state, that is, seven or more bits '1' are continuously detected. It detects and outputs the detected signal.

오류 프레임 검출부(34)는 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 최상위 1비트를 제외한 24비트 전체를 체크하여 데이타가 8비트 미만인 프레임의 유, 무를 검출하여 검출된 신호를 수신 선택부(41)에 출력한다.The error frame detection unit 34 checks all 24 bits except the most significant 1 bit of the serial data streams output from the shift register 31, detects the presence or absence of a frame having less than 8 bits of data, and receives the detected signal. 41).

수신 선택부(41)는 플래그 검출부(32)의 유휴 검출부(33) 및 오류 프레임 검출부(34)의 출력 신호로부터 입력되는 프레임의 상태를 파악하여 유휴 상태나 오류 상태가 아닌 프레임의 시작 플래그가 검출되면 수신시작 신호(제6도(b))를 출력한다.The reception selector 41 detects the state of the frame input from the output signals of the idle detector 33 and the error frame detector 34 of the flag detector 32 to detect the start flag of the frame that is not an idle state or an error state. When the reception start signal (Fig. 6 (b)) is output.

지연부(42)는 수신 선택부(41)의 출력 신호를 수신 동기 클럭의 1주기 동안 지연시킨후(제6도(c)) 클럭 동기 신호 생성부(43)에 출력하며, 클럭 동기 신호 생성부(43)는 수신 선택부(41)와 지연부(42)의 출력신호를 수신하여 데이타 프레임의 시작 플래그에 동기된 클럭 동기 신호(제6도(d))를 동기 클럭 제어부(37)에 출력한다.The delay unit 42 delays the output signal of the reception selector 41 for one cycle of the reception synchronization clock (Fig. 6 (c)) and outputs it to the clock synchronization signal generation unit 43 to generate the clock synchronization signal. The unit 43 receives the output signals of the reception selector 41 and the delay unit 42 and transmits the clock synchronization signal (Fig. 6 (d)) synchronized with the start flag of the data frame to the synchronization clock control unit 37. Output

동기 클럭 제어부(37)는 클럭 동기 신호를 수신하면 인에이블되어 수신 동기 클럭을 8 분주한 바이트 동기 클럭(제6도(e))을 유효 데이타 검출부(44)로 출력하여 직렬 데이타가 바이트 단위로 저장될 수 있도록 하고, 유효 데이타 검출부(44)는 바이트 동기 클럭과 수신 선택부(41)의 출력 신호를 수신하여 데이타 프레임의 수신이 시작되면 수신된 데이타가 유효한지를 검출한다(제6도(f)).When the clock synchronization signal is received, the synchronization clock control unit 37 is enabled and outputs a byte synchronization clock (Fig. 6 (e)) obtained by dividing the received synchronization clock to the valid data detection unit 44 so that the serial data is in bytes. The valid data detector 44 receives the byte synchronization clock and the output signal of the reception selector 41 and detects whether the received data is valid when the reception of the data frame starts (Fig. 6 (f). )).

쓰기 요청부(45)는 유효 데이타 검출부(44)에 의해 수신된 데이타가 유효하면 데이타 쓰기 요청 신호(제6도(g))를 인에이블시키고 쓰기 신호 생성부(52)의 데이타 쓰기 제어 신호를 수신하면 데이타 쓰기 요청 신호를 디스에이블시킨다.The write request unit 45 enables the data write request signal (Fig. 6 (g)) if the data received by the valid data detection unit 44 is valid, and writes the data write control signal of the write signal generation unit 52. When received, disables the data write request signal.

분주기(51)는 수신 동기 신호와 같은 주기의 클럭 신호를 수신하여 이를 각각 2분주, 4분주하여 쓰기 신호 생성부(52)에 출력하고, 쓰기 신호 생성부(52)는 분주기(51)에 의해 2분주, 4분주된 신호(제6도(h),(i))와 쓰기 요청부(45)의 데이타 쓰기 요청 신호 및 수신 동기 클럭을 수신하여 프레임의 수신이 시작되면 프레임의 끝 플래그나 유휴 상태가 검출될 때까지 FIFO(39)에 8비트씩 저장될 수 있도록 데이타 쓰기 제어신호(제6호(j))를 생성하여 쓰기 요청부(45)와 논리곱(AND)게이트(55)에 출력하여 쓰기 요청부(45)를 리셋시키는 한편 멀티플레싱 제어 신호(제6도(m))를 생성하여 멀티플렉서(38)에 출력함으로서 멀티플렉서(38)를 인에이블시킨다.The divider 51 receives the clock signal having the same period as the received synchronization signal, divides it into two and four, and outputs the divided signal to the write signal generator 52, and the write signal generator 52 divides the divider 51. 2 and 4 divided signals (FIG. 6 (h) and (i)), the data write request signal of the write request unit 45, and the receive synchronous clock. In addition, the write request unit 45 and the AND gate 55 are generated by generating a data write control signal (No. 6 (j)) so that the data can be stored in the FIFO 39 by 8 bits until an idle state is detected. ), The write request unit 45 is reset, and the multiplexing control signal (Fig. 6 (m)) is generated and output to the multiplexer 38 to enable the multiplexer 38.

멀티플렉서(38)는 상기 쓰기 신호 생성부(52)의 멀티플렉싱 제어 신호를 수신하면 유지 보수용 데이타 1비트를 생성하여 시프트 레지스터(31)의 출력 데이타 8비트와 유지 보수용 데이타 1비트가 FIFO(39)에 저장될 수 있도록 해준다. 이때 유지 보수용 데이타 1비트는 1프레임의 마지막 바이트가 라이트될 경우에만 비트 '0'을 생성하고 나머지는 비트 '1'을 유지한다.When the multiplexer 38 receives the multiplexing control signal of the write signal generator 52, the multiplexer 38 generates 1 bit of maintenance data so that 8 bits of output data of the shift register 31 and 1 bit of maintenance data are FIFOs 39. To be stored). At this time, one bit of maintenance data generates bit '0' only when the last byte of one frame is written, and the other bits retain bit '1'.

논리곱 게이트(55)는 쓰기 신호 생성부(52,53,54)의 데이타 쓰기 제어 신호(제6도(j),(k),(l))를 논리 조합하여 시프트 레지스터(31)에서 출력한 데이타 스트림이 FIFO(39)에 8비트씩 저장될 수 있도록 한다.The AND gate 55 logically combines the data write control signals (Figs. 6 (j), (k), and (l)) of the write signal generators 52, 53, and 54 and outputs them from the shift register 31. One data stream can be stored in the FIFO 39 in eight bits.

또한 상술한 바와 같은 동작에 의해 FIFO(39)에 직렬 데이타가 바이트단위로 쓰기되는 도중에 프레임의 끝 플래그나 유휴 상태가 검출되면 수신 선택부(41)는 수신 중단 신호(제7도(b))를 출력하고 지연부(42)는 수신 선택부(41)의 출력 신호를 수신 동기 클럭의 1주기 동안 지연시킨다(제7도(c)).In addition, if the end flag of the frame or the idle state is detected while serial data is written to the FIFO 39 in units of bytes by the operation described above, the reception selector 41 receives the reception stop signal (Fig. 7 (b)). The delay section 42 delays the output signal of the reception selector 41 for one cycle of the reception synchronization clock (Fig. 7 (c)).

유효 데이타 검출부(44)는 수신 선택부(41)의 출력 신호와 동기 클럭 제어부(37)의 바이트 동기 클럭(제7도(d))을 수신하여 데이타 프레임의 수신이 중단되면 수신된 데이타가 유효한지를 검출한다(제7도(e)).The valid data detection unit 44 receives the output signal of the reception selection unit 41 and the byte synchronization clock (Fig. 7 (d)) of the synchronization clock control unit 37 and stops receiving the data frame. Detection is performed (Fig. 7 (e)).

쓰기 요청부(45)는 유효 데이타 검출부(44)에 의해 수신된 데이타가 유효하지 않으면 데이타 쓰기 요청 신호(제7도(f))를 디스에이블시켜 수신 동작을 중단시킨다. 이때 비트 '0'이 삽입된 경우의 데이타일지라도 끝 플래그나 유휴 상태 데이타까지 모두 FIFO(39)에 라이트될 수 있도록 FIFO 쓰기 제어부(36)는 연속적으로 3회 데이타 쓰기 제어 신호(제7도(g),(h),(i))를 출력하여 시프트 도중에 있는 24비트의 데이타가 모두 저장될 수 있도록 한다.If the data received by the valid data detector 44 is not valid, the write request unit 45 disables the data write request signal (Fig. 7 (f)) to stop the reception operation. In this case, the FIFO write control unit 36 continuously writes the data write control signal three times in succession so that even the end flag or the idle state data can be written to the FIFO 39 even if the data is a bit '0' inserted. ), (h), (i)) so that all 24 bits of data in the shift can be stored.

즉, 쓰기 신호 생성부(52)가 데이타 쓰기 제어 신호(제7도(g))와 쓰기 인에이블 신호 및 멀티플렉싱 제어 신호(제7도(j))를 출력하면 쓰기 신호 생성부(53)는 쓰기 신호 생성부(52)의 쓰기 인에이블 신호를 수신하여 데이타가 상기 FIFO(39)에 8비트씩 저장될 수 있도록 데이타가 쓰기 제어 신호(제7도(h))를 생성하여 이를 출력하고 멀키플렉싱 제어 신호(제7도(k))를 멀티플렉서(38)에 제공하며 쓰기 인에이블 신호를 쓰기 신호 생성부(54)에 출력한다.That is, when the write signal generator 52 outputs the data write control signal (Fig. 7 (g)), the write enable signal, and the multiplexing control signal (Fig. 7 (j)), the write signal generator 53 Receives a write enable signal from the write signal generator 52 and generates a write control signal (Fig. 7 (h)) so that data can be stored in the FIFO 39 by 8 bits. The flexing control signal (Fig. 7 (k)) is provided to the multiplexer 38 and the write enable signal is output to the write signal generator 54.

따라서, 쓰기 신호 생성부(54)는 쓰기 신호 생성부(53)의 쓰기 인에이블 신호에 응답하여 데이타가 FIFO(39)에 8비트씩 저장될 수 있도록 데이타 쓰기 제어 신호(제7도(i))를 출력하고 멀티플렉싱 제어 신호(제7도(l))를 멀티플렉서(38)에 출력한다.Accordingly, the write signal generator 54 may write a data write control signal (Fig. 7 (i)) so that the data may be stored in the FIFO 39 by 8 bits in response to the write enable signal of the write signal generator 53. ) And the multiplexing control signal (Fig. 7 (l)) to the multiplexer 38.

멀티플렉서(38)는 쓰기 신호 생성부(52,53,54)의 멀티플렉싱 제어 신호를 수신하면, 유지 보수용 데이타 1비트를 생성하여 상기 시프트 레지스터(31)의 출력데이타 8비트와 상기 유지 보수를 데이타 1비트가 FIFO(39)에 저장될 수 있도록 해준다. 이때 유지 보수용 데이타 1비트는 1프레임의 마지막 바이트가 저장될 경우에 비트 '0'을 생성한다.When the multiplexer 38 receives the multiplexing control signals of the write signal generators 52, 53, and 54, the multiplexer 38 generates one bit of maintenance data to output 8 bits of output data of the shift register 31 and the maintenance data. One bit can be stored in the FIFO 39. At this time, one bit of maintenance data generates bit '0' when the last byte of one frame is stored.

논리곱 게이트(55)는 쓰기 신호 생성부(52,53,54)의 데이타 쓰기 제어 신호(제6도(g),(h),(i))를 논리 조합하여 시프트 레지스터(31)에서 출력한 데이타 스트림이 FIFO(39)에 8비트씩 라이트될 수 있도록 한다(제7도(m)).The AND gate 55 logically combines the data write control signals (Figs. 6 (g), (h), and (i)) of the write signal generators 52, 53, and 54 and outputs them from the shift register 31. One data stream can be written to the FIFO 39 by 8 bits (Fig. 7 (m)).

상기한 바와 같이 본 발명은 클럭 동기 신호에 의해 프레임의 시작과 끝까지 데이타를 변형없이 저장할 수 있으며 단 한개의 FIFO를 사용하여 데이타를 저장함으로서 매우 경제적이고 동시에 읽기와 쓰기가 가능해 고속의 송, 수신을 실현할 수 있는 효과가 있다.As described above, according to the present invention, data can be stored unchanged from the beginning to the end of a frame by a clock synchronization signal, and data can be read and written at a high speed by storing data using only one FIFO, thereby enabling high-speed transmission and reception. There is an effect that can be realized.

Claims

SDLC/HDLC 프레임 포맷을 갖는 직렬 데이타와 수신 동기 클럭을 수신하면 25비트 시프트시켜 25비트의 스트림을 동시에 출력하는 시프트 레지스터(31), 상기 시프트 레지스터(31)에서 출력하는 데이타 스트림중 최상위 1비트를 제외한 나머지 24비트를 8비트 단위로 체크하여 각 8비트의 데이타 스트림의 플래그를 검출하는 플래그 검출부(32), 상기 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 하위 16비트를 8비트 단위로 체크하여 유휴상태를 검출하는 유휴 검출부(33), 상기 시프트 레지스터(31)에서 출력하는 직렬 데이타 스트림중 최상위 1비트를 제외한 24비트 전체를 체크하여 데이타가 8비트 미만인 프레임의 유, 무를 검출하는 오류 프레임 검출부(34), 상기 플래그 검출부(32)에서 프레임의 시작 플래그를 검출하면 클럭 동기 신호를 출력하고 쓰기 요청 신호를 인에이블시키며 상기 플래그 검출부(32)와 상기 유휴 검출부(33)에 의해 프레임의 끝 플래그나 유휴 상태가 검출되면 쓰기 요청 신호를 디스에이블시키는 FIFO 쓰기 제어 신호 생성부(35), 상기 FIFO 쓰기 제어 신호 생성부(35)의 쓰기 요청 신호와 외부의 장치로부터 상기 수신 동기 클럭과 같은 주기의 클럭 신호를 수신하여 이를 분주한 신호를 이용하여 데이타 쓰기 제어 신호와 멀티플레싱 제어 신호를 출력하는 FIFO 쓰기 제어부(36), 상기 FIFO 쓰기 제어 신호 생성부(35)의 클럭 동기 신호를 수신하여 직렬 데이터가 바이트 단위로 저장될 수 있도록 상기 FIFO 쓰기 제어 신호 생성부(35)에 바이트 동기 클럭을 출력하는 동기 클럭 제어부(37), 프레임의 수신이 시작되면 상기 FIFO 쓰기 제어부(36)의 멀티플렉싱 제어 신호의 제어에 의해 상기 시프트 레지스터(31)로부터 입려된 24비트의 데이타를 8비트씩 수신하고 유지 보수를 위한 1비트를 생성하여 수신한 8비트와 생성한 1비트를 출력하여 끝 플래그나 유휴 상태가 검출되면 수신 동작을 중단하는 멀티플렉서(38), 상기 FIFO 쓰기 제어부(36)의 데이타 쓰기 제어 신호의 제어에 의해 상기 멀티플렉서(38)에서 출력하는 데이타를 순차적으로 출력하는 FIFO(39)로 구성함을 특징으로 하는 직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치.Upon receiving serial data having an SDLC / HDLC frame format and a reception synchronous clock, a shift register 31 for simultaneously outputting a 25-bit stream by shifting 25 bits is performed, and the most significant 1 bit of the data stream output from the shift register 31 is selected. Flag detection unit 32 for detecting flags of each 8-bit data stream by checking the remaining 24 bits except for 8-bit units, and checking the lower 16 bits of the serial data stream output from the shift register 31 in 8-bit units. An idle frame 33 for detecting an idle state and an entirety of 24 bits except the most significant 1 bit of the serial data stream output from the shift register 31 to detect the presence or absence of a frame having less than 8 bits of data. When the detection unit 34 and the flag detection unit 32 detect the start flag of the frame, a clock synchronization signal is output and written. A FIFO write control signal generator 35 for enabling a request signal and disabling a write request signal when an end flag or an idle state of a frame is detected by the flag detector 32 and the idle detector 33. FIFO outputting a data write control signal and a multiplexing control signal by using the write request signal of the write control signal generator 35 and a clock signal of the same period as the reception synchronization clock from an external device and dividing the clock signal. The write control unit 36 receives the clock synchronization signal of the FIFO write control signal generation unit 35 and outputs a byte synchronization clock to the FIFO write control signal generation unit 35 so that serial data can be stored in units of bytes. When the reception of the frame starts, the synchronous clock control unit 37 controls the multiplexing control signal of the FIFO write control unit 36 to control the shift. Receives 24 bits of data received from the jitter 31 by 8 bits, generates 1 bit for maintenance, outputs the received 8 bits and the generated 1 bit, and stops the receiving operation when an end flag or an idle state is detected. And a FIFO (39) for sequentially outputting data output from the multiplexer (38) by controlling the data write control signal of the multiplexer (38) and the FIFO write control unit (36). Receiver FIFO buffer matching device at.

제1항에 있어서, 상기 시프트 레지스터(31)는 25개의 D플립플롭으로 구성됨을 특징으로 하는 직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치.The receiver FIFO buffer matching device according to claim 1, characterized in that the shift register (31) consists of 25 D flip flops.

제1항 또는 제2항에 있어서, 상기 FIFO 쓰기 제어 신호 생성부(35)는 상기 플래그 검출부(32)와 유휴 검출부(33)와 오류 프레임 검출부(34)의 출력 신호로부터 입력되는 프레임의 상태를 파악하여 프레임의 수신 여부를 결정하는 수신 선택부(41), 상기 수신 선택부(41)의 출력 신호를 상기 수신 동기 클럭의 1주기 동안 지연시키는 지연부(42), 상기 수신 선택부(41)와 상기 지연부(42)의 출력신호를 수신하여 프레임의 수신이 시작되면 데이타 프레임의 시작 플래그에 동기된 클럭 동기 신호를 출력하는 클럭 동기 신호 생성부(43), 상기 바이트 동기 클럭과 상기 수신 선택부(41)의 출력 신호를 수신하여 데이타 프레임의 수신이 시작되면 수신된 데이타가 유효한지를 검출하는 유효 데이타 검출부(44), 상기 유효 데이타 검출부(44)에 의해 수신된 데이타가 유효하면 데이타 쓰기 요청 신호를 인에이블시키고 상기 FIFO 쓰기 제어부(36)의 데이타 쓰기 제어 신호를 수신하면 데이타 쓰기 요청 신호를 디스에이블시키는 쓰기 요청부(45)로 구성됨을 특징으로 하는 직렬 통신 장치에서의 수신부 FIFO 버퍼 정합 장치.The FIFO write control signal generator 35 is configured to determine a state of a frame input from output signals of the flag detector 32, the idle detector 33, and the error frame detector 34. A reception selector 41 for determining whether to receive a frame, a delay unit 42 for delaying an output signal of the reception selector 41 for one period of the reception synchronization clock, and the reception selector 41 And a clock synchronizing signal generating unit 43 for outputting a clock synchronizing signal synchronized with a start flag of a data frame when receiving the output signal of the delay unit 42 and starting the frame, the byte synchronizing clock and the reception selection. Valid data detecting section 44 for detecting whether the received data is valid when receiving the output signal of section 41 and the reception of the data frame starts, and if the data received by the valid data detecting section 44 is valid. Receiving unit FIFO in the serial communication device, characterized in that the write request unit 45 for enabling the other write request signal and receiving the data write control signal of the FIFO write control unit 36 to disable the data write request signal Buffer matching device.

제1항에 있어서, 상기 FIFO 쓰기 제어부(36)는 외부의 장치로부터 상기 수신 동기 신호와 같은 주기의 클럭 신호를 수신하여 이를 각각 2분주, 4분주하는 분주기(51), 상기 분주기(51)의 출력 신호와 상기 FIFO 쓰기 제어 신호 생성부(35)의 데이타 쓰기 요청 신호 및 수신 동기 클럭을 수신하여 프레임의 수신이 시작되면 프레임의 끝 플래그나 유휴 상태가 검출될 때까지 상기 FIFO(39)에 8비트씩 쓸 수 있도록 데이타 쓰기 제어 신호를 생성하여 이를 출력하고 멀티플렉싱 제어 신호를 생성하여 상기 멀티플렉서(38)에 출력하며 상기 유효 데이타 검출부(44)의 출력 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 쓰기 인에이블 신호를 출력하는 쓰기 신호 생성부(52), 상기 쓰기 신호 생성부(52)의 쓰기 인에이블 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 데이타가 상기 FIFO(39)에 8비트씩 라이트될 수 있도록 데이타 쓰기 제어 신호를 생성하여 이를 출력하고 멀티플렉싱 제어 신호를 생성하여 상기 멀티플렉서(38)에 출력하며 쓰기 인에이블 신호를 출력하는 쓰기 신호 생성부(53), 상기 쓰기 신호 생성부(53)의 쓰기 인에이블 신호를 수신하여 프레임의 끝 플래그나 유휴 상태가 검출되면 데이타가 상기 FIFO(39)에 8비트씩 라이트될 수 있도록 데이타 쓰기 제어 신호를 생성하여 이를 출력하고 멀티플렉싱 제어 신호를 생성하여 상기 멀티플렉서(38)에 출력하는 쓰기 신호 생성부(54), 상기 쓰기 신호 생성부(52,53,54)의 데이타 쓰기 제어 신호를 논리 조합하여 데이타 프레임의 수신 동작이 중단될지라도 시프트 도중에 있는 데이타는 상기 FIFO(39)에 라이트될 수 있도록 상기 FIFO(39)를 제어하는 논리 조합부(55)로 구성됨을 특징으로 하는 직렬 통신 장치에서의 수신부 FIFO 정합 장치.The divider (51) of claim 1, wherein the FIFO write control unit (36) receives a clock signal having the same period as that of the received synchronization signal from an external device, and divides the divided clock into two and four. FIFO (39) until the end flag of the frame or the idle state is detected when the reception of the frame is started by receiving the output signal of the < RTI ID = 0.0 > and < / RTI > A data write control signal is generated and outputted so that the data can be written in 8 bits, and a multiplexing control signal is generated and output to the multiplexer 38. The output signal of the valid data detector 44 is received to receive an end flag of the frame or idle. When the state is detected, the write signal generation unit 52 for outputting the write enable signal and the write enable signal of the write signal generation unit 52 receive the end flag of the frame or the like. When a dormant condition is detected, a data write control signal is generated and output so that data can be written to the FIFO 39 by 8 bits, and a multiplexing control signal is output to the multiplexer 38 and a write enable signal is output. The write signal generator 53 and the write enable signal of the write signal generator 53 receive the write enable signal so that the data can be written to the FIFO 39 by 8 bits when an end flag or an idle state of the frame is detected. The data write control signal of the write signal generator 54 and the write signal generators 52, 53, and 54 which generate and output a data write control signal and generate the multiplexing control signal to the multiplexer 38 The logical combination controls the FIFO 39 so that data in the middle of the shift can be written to the FIFO 39 even if the receiving operation of the data frame is interrupted. Receiver FIFO matching device in the serial communication device, characterized in that consisting of a combination unit (55).