KR970009690B1 - Digital phase mapper for quadruple phase shift keying modulator - Google Patents
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Abstract
Description
제1도 본 발명을 포함하는 주파수 합성기의 구성도.1 is a block diagram of a frequency synthesizer including the present invention.
제2도 본 발명의 바람직한 실시예.2 is a preferred embodiment of the present invention.
제3도 본 발명에 따른 QPSK 변조 출력파형도.3 is a QPSK modulation output waveform diagram according to the present invention.
제4도 본 발명에 따른 QPSK 변조 스펙트럼도.4 is a QPSK modulation spectrum diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명.* Explanation of symbols for the main parts of the drawings.
100 : 디즈틀 직접 주파수 합성기 200 : 위상 제어회로100: direct frequency synthesizer 200: phase control circuit
211 : 채널분리회로 212 : 지연회로211: channel separation circuit 212: delay circuit
213 : 제1천이 데이타발생회로. 214 : 제2천이 데이타발생회로.213: first transition data generation circuit. 214: second transition data generation circuit.
221 : 가산회로 222 : 버퍼회로.221: addition circuit 222: buffer circuit.
211a : JK 플립플롭 213c,213d : 앤드회로211a: JK flip-flop 213c, 213d: end circuit
211b,213a,213b,214b : 인버터회로 213e : 오어회로.211b, 213a, 213b, 214b: Inverter circuit 213e: OR circuit.
221c,212d,212a,222a : D 플립플롭 214a : 익스클루시브오어회로.221c, 212d, 212a, 222a: D flip-flop 214a: Exclusive ore circuit.
221a,221b : 가산기. Vcc : 전원.221a, 221b: adder. Vcc: power.
본 발명은 디지틀 이동통신 시스템 등과 같은 무선통신 시스템에서 사용되는 디지틀 4 위상 천이 변조기(Digital Quadruple Phase Shift Keying Modulator : 이하, '디지틀 QPSK 변조기'라 함)에 관한 것으로, 특히 위상 누적기(Phase Accumulator)를 사용하는 직접 주파수 합성방식의 디지틀 주파수 합성기(Digital Frequency Synthesizer)의 출력 디지틀 위상 데이타를 입력 변조 데이타에 따라서 4 위상 천이 변조하기 위한 위상 제어회로에 관한 것이다.The present invention relates to a digital quadruple phase shift keying modulator (hereinafter, referred to as a digital QPSK modulator) used in a wireless communication system such as a digital mobile communication system. In particular, a phase accumulator The present invention relates to a phase control circuit for four-phase shifting modulation of output digital phase data of a digital frequency synthesizer of a direct frequency synthesis method using an input modulation data.
무선통신 시스템에서 주파수 합성기는 반송파의 주파수를 합성하는데 주로 사용된다.In a wireless communication system, a frequency synthesizer is mainly used to synthesize the frequencies of a carrier wave.
제1도에 도시된 바와 같이, 무선통신 시스템에서 채용되는 전형적인 디지틀 직접 주파수 합성기(100)는 소정의 샘플링 클럭에 동기되어 입력으로서 반송파의 위상 증가 데이타를 받아들여서 누적시키는 것에 의해 반송파 순시 위상 데이타(P_AC1∼P_AC8)를 계산하는 위상 누적기(110)와, 순시 위상차에 대응하는 출력합성 파형의 진폭치를 구하는 위상-진폭 변환 테이블(120)과, 디지틀 진폭치 신호를 아날로그신호로 변환하는 D/A변환기(Digital to Analog Converter)(130)와, D/A변환기(130)로부터 출력되는 계단형태의 출력파형에 함유된 불연속 성분과 고조파 성분 및 샘플링 클럭으로 인한 앨리어스(alias) 성분을 제거하는 저역통과 필터(Low Pass Filter)(140)로 구성된다.As shown in FIG. 1, a typical digital direct frequency synthesizer 100 employed in a wireless communication system receives and accumulates phase increase data of a carrier as an input in synchronization with a predetermined sampling clock, thereby accumulating carrier instantaneous phase data ( A phase accumulator 110 for calculating P_AC1 to P_AC8, a phase-to-amplitude conversion table 120 for obtaining amplitude values of output synthesis waveforms corresponding to instantaneous phase differences, and a D / A for converting digital amplitude value signals into analog signals. Low pass to remove the discontinuous and harmonic components and aliasing components due to the sampling clock included in the digital to analog converter 130 and the stepped output waveform output from the D / A converter 130. It consists of a low pass filter (140).
이와 같은 디지틀 주파수 합성기(100)에 의해 합성된 반송파의 위상을 변조하기 위해서, 종래에는 아날로그 위상 변조기가 사용되었다.In order to modulate the phase of the carrier wave synthesized by the digital frequency synthesizer 100, an analog phase modulator has been conventionally used.
아날로그 위상 변조기는 변조데이타 처리수단과 위상 제어수단 이외에도 믹서와 저역필터 등의 부가적인 회로들을 포함함으로써 변조기의 구성이 상당히 복잡할 뿐만 아니라 반송파 위상의 정확한 제어도 곤란하였다.The analog phase modulator includes additional circuits such as a mixer and a low pass filter in addition to the modulation data processing means and the phase control means, thereby making the modulation of the modulator quite complicated and difficult to accurately control the carrier phase.
본 발명의 목적은 디지틀 연산으로 변조를 행하여 구성이 간단하고 정확한 4 위상 천이 변조파를 얻을 수 있는 QPSK 변조기를 제공하는 것이다.An object of the present invention is to provide a QPSK modulator that can be modulated by digital operation to obtain a simple four-phase shift modulated wave with a simple configuration.
본 발명에 따른 디지틀 QPSK 변조기(200)는, 제1도에 도시된 바와 같이, 위상 제어부(210)와 변조처리부(220)로 구성된다.Digital QPSK modulator 200 according to the present invention, as shown in Figure 1, is composed of a phase control unit 210 and a modulation processing unit 220.
디지틀 직접 주파수 합성기(100)내 위상 누적기(110)는 입력 위상 데이타를 누적하여 n비트의 반송파 순시 위상 데이타(P_AC1∼P_ACn)를 생성한 후 이를 변조기(200)내의 변조처리부(220)로 제공한다. 더 구체적으로, 주파수 합성기(100)는 매 샘플링 클럭마다 디지틀 형태로 표시되는 반송파의 한 위상값을 변조처리부(200)로 공급한다.The phase accumulator 110 in the digital direct frequency synthesizer 100 accumulates input phase data to generate n-bit carrier instantaneous phase data (P_AC1 to P_ACn) and provides them to the modulation processor 220 in the modulator 200. do. More specifically, the frequency synthesizer 100 supplies one phase value of a carrier, which is displayed in a digital form, to the modulation processor 200 at every sampling clock.
위상 제어부(210)는 2비트씩 직렬로 입력되는 변조데이타(MOD_DATA)의 열을 I채널(첫번째 비트) 신호와 Q채널(두번째 비트) 신호로 분리하여 2비트의 병렬 데이타로 변환한 후 2비트의 상태에 따라서 위상 누적기(110)로부터의 반송파의 위상을 제어하기 위한 위상 천이 데이타 신호를 출력한다.The phase controller 210 separates a sequence of modulation data (MOD_DATA) inputted in series by 2 bits into an I-channel (first bit) signal and a Q-channel (second bit) signal, and converts the two-bit parallel data into two bits. A phase shift data signal for controlling the phase of the carrier wave from the phase accumulator 110 is output in accordance with the state of.
변조처리부(220)는 위상 제어부(210)에 의해 위상 제어된 데이타와 위상 누적기(110)로부터 제공되는 n비트의 반송파 순시 위상 데이타(P_AC1∼P_ACn)를 가산하여 n비트의 4 위상 천이 변조파(MOD1∼MODn)를 생성한다.The modulation processing unit 220 adds n-bit carrier instantaneous phase data P_AC1 to P_ACn provided from the phase accumulator 110 and data phase-controlled by the phase control unit 210 to n-bit 4-phase shift modulated wave. (MOD1 to MODn) are produced.
잘 알려진 바와 같이, 4 위상 천이 변조파는 2비트의 변조데이타(MOD_DATA)의 상태에 따라 위상점을 달리해야 한다.As is well known, the four phase shift modulated wave should be different in phase point according to the state of the 2-bit modulation data (MOD_DATA).
예컨대, 2비트의 변조데이타(MOD_DATA)가 '00'일때 주파수 합성기(100)내 위상 누적기(110)로부터 제공되는 반송파는 현재의 위상값을 기준으로 315도 만큼 천이된 위상을 갖도록 변조되어야 하고, '01'일때는 225도, '10'일때는 135도, '11'일때는 45도 만큼 천이된 위상을 갖도록 변조되어야 한다.For example, when the 2-bit modulation data MOD_DATA is '00', the carrier provided from the phase accumulator 110 in the frequency synthesizer 100 should be modulated to have a phase shifted by 315 degrees based on the current phase value. For example, it should be modulated to have a phase shifted by 225 degrees when '01', 135 degrees when '10', and 45 degrees when '11'.
따라서, 주파수 합성기(100)에서 공급되는 반송파의 위상이 변조데이타(MOD_DATA)의 상태에 따라 변조되어 주파수 합성기(100)의 위상-진폭변환 테이블(120)로 출력되는 4 위상 천이 변조신호(MOD1∼MODn)가 위에서 기술된 바와 같은 위상 천이를 갖도록 하기 위해서는 I채널과 Q채널로 분리된 변조데이타(MOD_DATA)의 상태에 따라 해당하는 위상 천이를 갖도록 반송파의 순시 위상 데이타(P_AC1∼P_ACn)를 변조해야 한다.Accordingly, the four phase shift modulation signals MOD1 to MOD1 to which the phase of the carrier wave supplied from the frequency synthesizer 100 is modulated according to the state of the modulation data MOD_DATA and output to the phase-amplitude conversion table 120 of the frequency synthesizer 100. In order for the MODn) to have the phase shift as described above, the instantaneous phase data (P_AC1 to P_ACn) of the carrier must be modulated to have a corresponding phase shift according to the state of the modulation data MOD_DATA separated into I and Q channels. do.
예를 들어, 주파수 합성기(100)로부터 공급되는 반송파의 위상 데이타가 8비트의 신호(P_AC1∼P_AC8)인 경우라면, 한 주기의 위상값(360)을 256(=28)가지의 레벨로 표시할 수 있다.For example, when the phase data of the carrier supplied from the frequency synthesizer 100 is an 8-bit signal P_AC1 to P_AC8, the phase value 360 of one period is displayed at 256 (= 2 8 ) levels. can do.
따라서, MSB(Most Significant Bit)는 180도의 위상값을 갖게 되고, LSB(Least Significant Bit)는 360/256도의 위상값을 갖는다.Therefore, the MSB (Most Significant Bit) has a phase value of 180 degrees, and the LSB (Least Significant Bit) has a phase value of 360/256 degrees.
결국, 변조데이타(MOD_DATA)의 상태에 따라 천이되는 위상값 만큼을 계산하여 얻게 되는 데이타와 반송파 위상 데이타(P_AC1∼P_AC8)를 가산하면 4 위상 천이 변조파(MOD1∼MOD8)를 얻을 수 있게 된다.As a result, the four-phase shift modulated waves MOD1 to MOD8 can be obtained by adding the data obtained by calculating the shifted phase value according to the state of the modulation data MOD_DATA and the carrier phase data P_AC1 to P_AC8.
그러므로, I채널과 Q채널의 데이타가 '00'일때는 '10'으로, '01'일때는 '01'로, '10'일때는 '11'로, '11'일때는 '00'으로 변환한 다음 반송파의 위상값을 표시하는 주파수 합성기(100)의 위상 데이타(P_AC1∼P_AC8)의 상위 2비트에 가산하면 해당하는 위상 천이를 얻게 되고, 그리고 기본적으로 변조데이타(MOD_DATA)의 비트상태에 상관없이 항상 45도 만큼의 위상 천이가 이루어져야 하므로 3번째 상위 비트에'1'을 가산하면 입력신호에 대해 4 위상 천이된 변조파를 얻을 수 있게 된다.Therefore, I and Q channel data is converted to '10' when '00', '01' when '01', '11' when '10', and '00' when '11'. Then, when the signal is added to the upper two bits of the phase data P_AC1 to P_AC8 of the frequency synthesizer 100 indicating the phase value of the carrier, a corresponding phase shift is obtained and basically correlated to the bit state of the modulation data MOD_DATA. Since 45 degrees of phase shift must be performed at all times, adding '1' to the 3rd upper order bit to obtain a 4 phase shifted modulated wave with respect to the input signal.
이제부터 본 발명의 실시예에 대해 상세히 설명하겠다.Hereinafter, embodiments of the present invention will be described in detail.
제2도는 반송파의 위상 데이타가 8비트 신호(P_AC1∼P_AC8)인 경우에 있어서 본 발명의 바람직한 일실시예를 나타낸 것이다.2 shows a preferred embodiment of the present invention when the phase data of the carrier is an 8-bit signal (P_AC1 to P_AC8).
제2도에서 사용된 참조번호들중 제1도에서와 동일한 것들은 제1도에서의 구성요소들과 동일하거나 그들에 대응되는 구성요소들을 각각 나타낸다.The same reference numerals as those in FIG. 1 used in FIG. 2 represent the same or corresponding components as those in FIG. 1, respectively.
제2도를 참조하여, 위상 제어부(210)는 변조데이타 클럭(MOD_CLK)의 입력에 따라 변조데이타(MOD_DATA)를 I채널과 Q채널로 분리하는 채널분리회로(211)와, 이 채널분리회로(211)에 의해 각각 분리된I채널 신호와 Q채널 신호중에서 I채널 신호를 소정의 시간 동안 지연시키는 것에 의해 I채널 신호와 Q채널 신호사이의 시간차이를 제거하는 지연회로(212)와, 이 지연회로(212)와 채널분리회로(211)로부터 각각 제공되는 2비트의 병렬 변조데이타를 각각 받아들여서 반송파의 위상을 , /2만큼씩 각각 천이시키기 위한 제1위상 천이 데이타신호와 제2위상 천이 데이타신호를 각각 발생하는 제1천이 데이타발생회로(213) 및 제2천이 데이타발생회로(214)로 구성된다.Referring to FIG. 2, the phase controller 210 separates the modulation data MOD_DATA into I and Q channels according to an input of the modulation data clock MOD_CLK, and the channel separation circuit 211. A delay circuit 212 for removing a time difference between the I-channel signal and the Q-channel signal by delaying the I-channel signal from the I-channel signal and the Q-channel signal separated by 211 for a predetermined time, and this delay. A first phase shift data signal and a second phase shift data for receiving two bits of parallel modulation data respectively provided from the circuit 212 and the channel separation circuit 211 to shift the phase of the carrier by / 2, respectively. A first transition data generation circuit 213 and a second transition data generation circuit 214 for generating a signal, respectively.
채널분리회로(211)는 전원(Vcc)에 의해 J 및 K단자가 각각 연결되어서 두 입력단자에 각각 논리적 1 상태의 신호가 공급되고 클럭단자로 신호변조 데이타클럭(DATA_CLK)이 입력되는 것에 응답하여 토글(Toggle)신호를 발생하는 토글회로인 JK 플립플롭(211a)과, 이 JK 플립플롭(211a)의 출력단(Q)에 클럭단자가 연결되고 입력단(D)으로 변조데이타(MOD_DATA)를 받아들이는 제1의 D 플립플롭(311c)과, JK 플립플롭(211a)의 출력을 반전시키는 제1의 인버터(211b)와, 이 인버터(211b)의 출력단에 클럭단자가 연결되고 입력단(D)으로 변조데이타(MOD_DATA)를 받아들이는 제2의 D 플립플롭(311d)로 구성된다.The channel separation circuit 211 is connected to each of the J and K terminals by a power supply Vcc so that a signal having a logical 1 state is supplied to each of the two input terminals, and the signal modulation data clock DATA_CLK is input to the clock terminal. JK flip-flop 211a, which is a toggle circuit that generates a toggle signal, and a clock terminal connected to the output terminal Q of the JK flip-flop 211a, and receives modulation data MOD_DATA at the input terminal D. The first D flip-flop 311c, the first inverter 211b for inverting the output of the JK flip-flop 211a, and the clock terminal are connected to the output terminal of the inverter 211b, and are modulated by the input terminal D. It consists of a second D flip-flop 311d which receives data MOD_DATA.
지연회로(212)는 변조데이타 클럭(DATA_CLK)의 입력에 응답하여 제1플립플롭의 출력(즉, I채널)신호를 입력단으로 받아들여서 소정의 시간 동안 지연시키는 제3의 D 플립플롭(212a)으로 구성된다.The delay circuit 212 receives the output (i.e., I-channel) signal of the first flip-flop as an input terminal in response to the input of the modulation data clock DATA_CLK and delays the third D flip-flop 212a for a predetermined time. It consists of.
제1천이 데이타발생회로(213)는 지연회로(212)의 출력을 반전시키는 제2의 인버터(213a)와, 채널분리회로(211)로부터의 Q채널 신호를 반전시키는 제3의 인버터(213b)와, 제2 및 제3인버터(213a,213b)의 출력들을 두 입력단으로 각각 받아들여서 두 입력 신호의 논리곱(ANDing)을 구하는 제1의 앤드게이트회로(213c)와, 지연회로(212)의 출력과 제3인버터(213b)의 출력을 두 입력단으로 각각 받아들여서 두 입력신호의 논리곱을 구하는 제2의 앤드게이트회로(214b)와, 제1 및 제2앤드게이트회로(213c,213d)의 출력들을 두 입력단으로 각각 받아들여서 두 입력신호의 논리합(ORing)을 구하는 오어게이트회로(213e)로 구성된다.The first transition data generation circuit 213 includes a second inverter 213a for inverting the output of the delay circuit 212 and a third inverter 213b for inverting the Q channel signal from the channel separation circuit 211. And the first AND gate circuit 213c for receiving the outputs of the second and third inverters 213a and 213b into two input terminals, respectively, to obtain ANDing of the two input signals, and the delay circuit 212. The outputs of the second and gate circuits 214b and the first and second and gate circuits 213c and 213d that take an output and an output of the third inverter 213b into two input terminals, respectively, and obtain a logical product of the two input signals. And an OR gate circuit 213e that receives the signals as two input terminals, respectively, and obtains a logical OR between the two input signals.
제2천이 데이타발생회로(214)는 채널분리회로(211)로부터의 Q채널 신호와 지연회로(212)의 출력들을 두입력단으로 각각 받아들여 두 입력신호의 배타적인 논리합(Exclusive ORing)을 구하는 익스클루시브오어게이트회로(214a)와, 이 익스클루시브오어회로(214a)의 출력단에 순차로 직렬 연결되는 제4 및 제5인버터(214b,214c)로 구성된다.The second transition data generation circuit 214 receives the Q-channel signal from the channel separation circuit 211 and the outputs of the delay circuit 212 to the two input terminals, respectively, to obtain an exclusive ORing of the two input signals. The exclusive or gate circuit 214a and the fourth and fifth inverters 214b and 214c are sequentially connected to the output terminal of the exclusive oracle circuit 214a.
제2천이 데이타발생회로(214)내 제4 및 제5인버터(214b,214c)는 이 회로의 출력 타이밍을 제1천이 데이타발생회로(214)의 출력 타이밍과 일치시키기 위한 일종의 지연수단이다.The fourth and fifth inverters 214b and 214c in the second transition data generation circuit 214 are a kind of delay means for matching the output timing of this circuit with the output timing of the first transition data generation circuit 214.
변조처리부(220)는 주파수 합성기(100)내 위상 누적기(110)로부터 제공되는 8비트의 반송파 순시 위상 데이타(P_AC1∼P_AC8)의 상위 첫번째 및 두번째 비트 데이타에 위상 제어부(210)로부터 제공되는 2비트의 제1 및 제2위상 천이 데이타를 각각 가산하고 그리고 반송파 순시 위상 데이타(P_AC1∼P_AC8)의 상위 세번째 비트 데이타에 1을 더하는 가산회로(221)와, 소정 주파수의 기준클럭(F_REF)에 동기되어 소정의 시간간격으로 가산회로(221)의 변조된 출력을 주파수 합성기(100)내 위상-진폭변환 테이블(120)로 제공하는 버퍼회로(222)로 구성된다.The modulation processing unit 220 is provided from the phase control unit 210 to the upper first and second bit data of the 8-bit carrier instantaneous phase data P_AC1 to P_AC8 provided from the phase accumulator 110 in the frequency synthesizer 100. An addition circuit 221 for adding the first and second phase shift data of bits, respectively, and adding one to the upper third bit data of the carrier instantaneous phase data P_AC1 to P_AC8 and the reference clock F_REF of a predetermined frequency. And a buffer circuit 222 which provides the modulated output of the addition circuit 221 to the phase-amplitude conversion table 120 in the frequency synthesizer 100 at predetermined time intervals.
가산회로(221)는 4비트 전가산기(Full Adder)인 74283을 두개 사용하여 구성될 수 있고, 버퍼회로(222)는 옥탈 D 플립플롭인 74273으로 구성될 수 있다.The addition circuit 221 may be configured using two 74283 four-bit full adders, and the buffer circuit 222 may be configured as 74273, an octal D flip-flop.
가산회로(221)의 8개의 제1입력단(A)은 위상 누적기(110)의 출력단에 각각 연결되고, 다른 8개의 제2입력단(B)중 최상위 비트단자는 제1천이 데이타발생회로(213)의 출력단에 연결되고 제2입력단(B)의 다음 상위 비트단자는 제1천이 데이타발생회로(213)의 출력단에 연결된다.The eight first input terminals A of the addition circuit 221 are connected to the output terminals of the phase accumulator 110, respectively, and the most significant bit terminal of the other eight second input terminals B is the first transition data generation circuit 213. ) And the next higher bit terminal of the second input terminal B is connected to the output terminal of the first transition data generation circuit 213.
또, 제2입력단(B)의 세번째 상위 비트단자에는 전원(Vcc)에 의해 항상 1의 값이 제공되며, 그리고 제2입력단(B)의 그 다음(즉, 네번째) 상위 비트단자부터 최하위 비트단자는 접지(GND)와 연결되어 이들에는 항상 0의 값이 제공된다.The third upper bit terminal of the second input terminal B is always provided with a value of 1 by the power supply Vcc, and the lowest bit terminal from the next upper bit terminal of the second input terminal B. Is connected to ground (GND) so that they are always given a value of zero.
이상에서 설명된 바와 같은 구성을 갖는 본 예의 작용효과에 대해 상세히 설명하면 다음과 같다.Referring to the effect of the present example having a configuration as described above in detail as follows.
토글모드로 동작하는 JK 플립플롭(211a)은 변조데이타 클럭(DATA_CLK)의 입력에 응답하여 제1 및 제2 D 플립플롭(211c,211d)를 위한 클럭을 생성한다.The JK flip-flop 211a operating in the toggle mode generates clocks for the first and second D flip-flops 211c and 211d in response to an input of the modulation data clock DATA_CLK.
JK 플립플롭(211a)으로부터 제1 D 플립플롭(211c)과 제2 D 플립플롭(211d)로 각각 공급되는 클럭은 인버터(211b)에 의해 상호 역상을 갖게 된다.The clocks supplied from the JK flip-flop 211a to the first D flip-flop 211c and the second D flip-flop 211d, respectively, are reversed by the inverter 211b.
이로써, 제1 D 플립플롭(211c)은 위상 누적기(110)으로부터 직렬로 입력된 변조데이타(MOD_DATA)의 동상성분(즉, 홀수성분)을 출력하고, 그리고 제2 D 플립플롭(211d)은 변조데이타(MOD_DATA)의 직교성분(즉, 짝수성분)을 출력한다.As a result, the first D flip-flop 211c outputs the in-phase component (that is, the odd component) of the modulation data MOD_DATA serially input from the phase accumulator 110, and the second D flip-flop 211d An orthogonal component (ie, even component) of the modulation data MOD_DATA is output.
즉, 위상 누적기(110)으로부터 입력되는 직렬 변조데이타는 채널분리회로(211)에 의해 채널분리되어 병렬 변조데이타로 변환된다.That is, the serial modulation data input from the phase accumulator 110 is channel-separated by the channel separation circuit 211 and converted into parallel modulation data.
이렇게 하여 얻어진 2비트 병렬 데이타의 두 비트신호(즉, 211c의 출력신호와 211d의 출력신호) 사이에는 2비트에 해당하는 직렬 데이타 신호주기의 절반에 해당하는 시간의 시간차이가 발생된다.A time difference corresponding to half of the serial data signal period corresponding to two bits is generated between the two bit signals of the two-bit parallel data thus obtained (that is, the output signal of 211c and the output signal of 211d).
다시 말하면, 제1 D 플립플롭(211c)의 출력은 제2 D 플립플롭(211d)의 출력보다 2비트에 해당하는 직렬데이타 신호주기의 절반에 해당하는 시간을 앞서게 된다.In other words, the output of the first D flip-flop 211c is ahead of the time corresponding to half of the serial data signal period corresponding to two bits than the output of the second D flip-flop 211d.
이와 같은 두 신호의 시간차는 지연회로(212)가 제1 D 플립플롭(211c)의 출력을 2비트에 해당하는 직렬데이타 신호주기의 절반에 해당하는 시간 동안 지연시킴으로써 없어지게 된다.The time difference between the two signals is eliminated by the delay circuit 212 delaying the output of the first D flip-flop 211c for a time corresponding to half of the serial data signal period corresponding to 2 bits.
여기서, 제1 및 제2천이 데이타발생회로(213,214)에 대한 설명의 편의를 위하여, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'으로 나타날때 앞에서 기술한 바와 같이 '10'으로 변환되는 경우에 대해서만 예를 들어 설명한다.Here, for convenience of description of the first and second transition data generation circuits 213 and 214, when the outputs of the first and second D flip-flops 211c and 211d appear as '00', as described above, Only the case where it is converted to 10 'will be described by way of example.
현재, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'이므로 제1천이 데이타발생회로(213)내 제1 및 제2인버터(213a,213b)의 출력은 각각'1'이 된다.Currently, since the outputs of the first and second D flip-flops 211c and 211d are '00', the outputs of the first and second inverters 213a and 213b in the first transition data generation circuit 213 are respectively '1'. Becomes
따라서, 제1앤드게이트회로(213c)의 출력이 '1'이 되므로 결국 오어게이트회로(213)의 출력도 '1'이 된다.Therefore, since the output of the first and gate circuit 213c becomes '1', the output of the or gate circuit 213 also becomes '1'.
즉, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'일 경우 제1천이 데이타발생회로(213)는 '1'의 제1위상 천이 데이타신호를 출력한다.That is, when the outputs of the first and second D flip-flops 211c and 211d are '00', the first transition data generation circuit 213 outputs a first phase transition data signal of '1'.
한편, 제2천이 데이타발생회로(214)에서, 익스클루시브오어회로(214a)에는 동일한 값의 두 신호('00')가 입력되므로 '0'의 값이 출력된다.On the other hand, in the second transition data generation circuit 214, since the two signals '00' having the same value are input to the exclusive or circuit 214a, a value of '0' is output.
이 신호는 제4 및 제5인버터(214b,214c)에 의해 지연되어 제1천이 데이타발생회로(213)의 출력신호와 동일한 타이밍으로 출력된다.This signal is delayed by the fourth and fifth inverters 214b and 214c and output at the same timing as the output signal of the first transition data generation circuit 213.
다시 말하면, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'일 경우 제2천이 데이타발생회로(214)는 '0'의 제2위상 천이 데이타신호를 출력한다.In other words, when the outputs of the first and second D flip-flops 211c and 211d are '00', the second transition data generation circuit 214 outputs a second phase transition data signal of '0'.
결국, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'일 경우에는 제1 및 제2천이 데이타 발생회로(214)는 '0'의 제2위상 천이 데이타신호를 출력한다.As a result, when the outputs of the first and second D flip-flops 211c and 211d are '00', the first and second transition data generation circuits 214 output a second phase shift data signal of '0'. .
결국, 제1 및 제2 D 플립플롭(211c,211d)의 출력이 '00'일 경우에는 제1 및 제2천이 데이타발생회로(213,214)로부터'10'의 신호가 출력되어서 변조처리부(220)내 가산회로(211)의 상위 2비트 입력단에 그 순서대로 각각 제공되고 아울러 세번째 비트입력단에는 '1'이 제공되므로, 변조처리부(220)의 가산회로(221)는 이들과 위상 누적기(110)로부터의 반송파 순시 위상 데이타(P_AC1∼P_AC8)를 가산하는 것에 의해 4 위상 천이 변조파를 생성한다.As a result, when the outputs of the first and second D flip-flops 211c and 211d are '00', a signal of '10' is output from the first and second transition data generation circuits 213 and 214, and the modulation processor 220 is output. Since the upper two-bit input terminals of the addition circuit 211 are respectively provided in that order, and the third bit input terminal is provided with '1', the addition circuit 221 of the modulation processing unit 220 includes these and the phase accumulator 110. Four phase shift modulated waves are generated by adding carrier instantaneous phase data (P_AC1 to P_AC8).
가산회로(221)에 의해 발생된 4 위상 천이 변조파는 소정 주파수의 기준펄스(F_REF)에 동기되어 동작하는 버퍼회로(222)에 의해 소정의 시간간격으로 위상-진폭변환 테이블(120)으로 출력된다.The four phase shift modulated waves generated by the addition circuit 221 are output to the phase-amplitude conversion table 120 at predetermined time intervals by the buffer circuit 222 operating in synchronization with the reference pulse F_REF of a predetermined frequency. .
제1 및 제2 D 플립플롭(211c,211d)의 출력이 각각 '01', '10', '11'일때에도 위에서 설명된 바와 같은 원리에 의해 제1 및 제2천이데이타발생회로(213,214)의 출력이 각각 '01', '11', '00'이 된다. 따라서, 위상 누적기(110)로부터의 반송파 순시 위상 데이타(P_AC1∼P_AC8)로부터 4 위상 천이 변조데이타(MOD1∼MOD8)를 생성할 수 있게 된다.Even when the outputs of the first and second D flip-flops 211c and 211d are '01', '10', and '11', the first and second transition data generation circuits 213 and 214 according to the principles described above. Outputs '01', '11', and '00' respectively. Therefore, the four phase shift modulation data MOD1 to MOD8 can be generated from the carrier instantaneous phase data P_AC1 to P_AC8 from the phase accumulator 110.
4 위상 천이 변조데이타(MOD1∼MOD8)는 위상-진폭변환 테이블(120)을 통해 정현파 진폭치로 변환되고 다시 D/A변환기(130)와 저역통과 필터(140)에 의해 아날로그 정현파로 변환된다.The four phase shift modulation data MOD1 to MOD8 are converted into sinusoidal amplitude values through the phase-amplitude conversion table 120 and converted into analog sinusoids by the D / A converter 130 and the low pass filter 140.
제3도와 제4도에는 본 발명에 따른 4 위상 천이 변조파와 스펙트럼이 도시되어 있다.3 and 4 show a four phase shift modulated wave and spectrum according to the present invention.
이상에서 설명된 바와 같이, 본 발명에 의하면 기존의 아날로그 변조기에서 요구되는 믹서와 저역필터 등을 제거할 수 있어 회로가 간단해지고, 또한 디지틀 연산에 따라 변조를 수행하므로 반송파의 위상을 정확하게 제어할 수 있다.As described above, according to the present invention, the mixer and the low pass filter required in the existing analog modulator can be eliminated, which simplifies the circuit and performs modulation according to the digital operation so that the phase of the carrier can be accurately controlled. have.
그리고 본 발명의 변조회로는 주파수 합성기와 함께 단일칩(one-chip)으로 구성할 수 있어 생산성 및 소형화가 가능한 장점이 있다.In addition, the modulation circuit of the present invention can be configured as a single chip together with the frequency synthesizer has the advantage that productivity and miniaturization.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940023650A KR970009690B1 (en) | 1994-09-16 | 1994-09-16 | Digital phase mapper for quadruple phase shift keying modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940023650A KR970009690B1 (en) | 1994-09-16 | 1994-09-16 | Digital phase mapper for quadruple phase shift keying modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960012862A KR960012862A (en) | 1996-04-20 |
| KR970009690B1 true KR970009690B1 (en) | 1997-06-17 |
Family
ID=19393070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940023650A KR970009690B1 (en) | 1994-09-16 | 1994-09-16 | Digital phase mapper for quadruple phase shift keying modulator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR970009690B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618347B1 (en) * | 2005-02-01 | 2006-08-31 | 삼성전자주식회사 | Quadrature signal generator for tuning phases of all 4 generating quadrature signal |
-
1994
- 1994-09-16 KR KR1019940023650A patent/KR970009690B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012862A (en) | 1996-04-20 |
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