KR970003935A - 논리 및 레벨 변환 회로 및 반도체 장치 - Google Patents

논리 및 레벨 변환 회로 및 반도체 장치 Download PDF

Info

Publication number
KR970003935A
KR970003935A KR1019960016912A KR19960016912A KR970003935A KR 970003935 A KR970003935 A KR 970003935A KR 1019960016912 A KR1019960016912 A KR 1019960016912A KR 19960016912 A KR19960016912 A KR 19960016912A KR 970003935 A KR970003935 A KR 970003935A
Authority
KR
South Korea
Prior art keywords
transistor
nmis
gate
circuit
logic
Prior art date
Application number
KR1019960016912A
Other languages
English (en)
Other versions
KR100210734B1 (ko
Inventor
도시야 우치다
Original Assignee
세키자와 다다시
후지쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세키자와 다다시, 후지쓰 가부시키가이샤 filed Critical 세키자와 다다시
Publication of KR970003935A publication Critical patent/KR970003935A/ko
Application granted granted Critical
Publication of KR100210734B1 publication Critical patent/KR100210734B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명의 목적은 구성을 간단히 하고 게이트의 단수를 최소화하는 것이다.
저전원 전압하에서 동작하며, 리셋신호(Vr)가 공급되는 인버터(23) 및 입력 신호(Va)가 공급되는 인버터(24)의 출력단이 각각 고전원 전압하에서 동작하는 pMOS 트랜지스터(3) 및 nMOS트랜지스터(54)의 게이트에 접속되어 있다. pMOS 트랜지스터(3)는 nMOS 트랜지스터(54)와 직렬로 접속되어 있다. pMOS 트랜지스터(3)가 온이 되고, nMOS 트랜지스터(54)가 오프가되며 출력 신호선(25)이 프리차지된 후, pMOS 트랜지스터(3)가 거의 오프로 된 상태에서, 출력 신호선(25)상의 전하 누설에 대한 전하 보충이 필요충분하게 행해지도록, 또한, 다음에 nMOS 트랜지스터(54)가 온에 될 때의 관통 전류가 가능한한 적어지도록, pMOS 트랜지스터(3)의 특성이 정해진다.

Description

논리 및 레벨 변환 회로 및 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 논리 및 레벨 변환 회로의 원리 구성도.

Claims (7)

  1. 제1고전위측 전원 공급선과 저전위측 전원 공급선 사이의 전압하에서 동작하는 제1논리 회로와, 신호 입력단에 상기 제1논리 회로의 출력 신호가 공급되고, 상기 제1고전위측 전원 공급선의 전위보다도 높은 전위가 공급되는 제2고전위측 전원 공급선과 상기 저전위측 전원 공급선 사이의 전압하에서 동작하는 제2논리 회로를 가지는 논리 및 레벨변환 회로에 있어서, 상기 제2논리 회로는, 소스가 상기 제2고전위측 전원 공급선에 접속되며, 게이트에 상기 제1논리 회로의 출력 신호가 공급되고, 드레인에 출력 신호선이 접속된 pMIS 트랜지스터와 상기 출력 신호선과 상기 저전위측 전원공급선과의 사이에 접속되며, 입력단에 상기 제1논리 회로의 출력이 공급되는 nMIS 회로(4)를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
  2. 제1항에 있어서, 상기 pMIS 트랜지스터는 임계 전위가 상기 제1고전위측 전원 공급선에 공급되는 전위와 거의 같은 것을 특징으로 하는 논리 및 레벨 변환 회로.
  3. 제2항에 있어서, 상기 nMIS 회로(4)는 nMIS 트랜지스터이고, 상기 제1논리 회로는, 출력단이 상기 pMIS 트랜지스터의 게이트에 접속된 제1인버터와, 출력단이 상기 nMIS 트랜지스터의 게이트에 접속된 제2인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
  4. 제2항에 있어서, 상기 nMIS 회로(4)는 제1nMIS 트랜지스터와 제2nMIS 트랜지스터가 직렬접속된 회로이고,상기 제1논리 회로는, 출력단이 상기 pMIS 트랜지스터의 게이트에 접속된 제1인버터와, 출력단이 상기 제1nMIS 트랜지스터의 게이트에 접속된 제2인버터와, 출력단이 상기 제2nMIS 트랜지스터의 게이트에 접속된 제3인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
  5. 제2항에 있어서, 상기 nMIS 회로(4)는 제1 nMIS 트랜지스터와 제2 nMIS 트랜지스터가 직렬 접속된 회로이고, 상기 pMIS 트랜지스터는 제1 pMIS 트랜지스터와 제2 pMIS 트랜지스터가 병렬접속되어 있고, 상기 제1논리 회로는, 출력단이 상기 제1 pMIS 트랜지스터의 게이트 및 상기 제1 nMIS 트랜지스터의 게이트에 접속된 제1 인버터와, 출력단이 상기 제2 pMIS 트랜지스터의 게이트 및 상기 제2 nMIS 트랜지스터의 게이트에 접속된 제2 인버터를 가지는 것을 특징으로 하는 논리 및 레벨 변환 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 기재되어 있는 논리 및 레벨 변환 회로를 가지는 것을 특징으로 하는 반도체 장치.
  7. 제4항 또는 제5항에 기재되어 있는 논리 및 레벨 변환 회로를 구비한 어드레스 디코더를 가지는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960016912A 1995-06-20 1996-05-20 논리 및 레벨 변환 회로 및 반도체 장치 KR100210734B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP95-153190 1995-06-20
JP15319095A JP3224712B2 (ja) 1995-06-20 1995-06-20 論理＆レベル変換回路及び半導体装置

Publications (2)

Publication Number Publication Date
KR970003935A true KR970003935A (ko) 1997-01-29
KR100210734B1 KR100210734B1 (ko) 1999-07-15

Family

ID=15557020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960016912A KR100210734B1 (ko) 1995-06-20 1996-05-20 논리 및 레벨 변환 회로 및 반도체 장치

Country Status (3)

Country Link
US (1) US5804988A (ko)
JP (1) JP3224712B2 (ko)
KR (1) KR100210734B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3575909B2 (ja) * 1996-03-29 2004-10-13 株式会社東芝 論理回路及びその設計方法
US7327169B2 (en) 2002-09-25 2008-02-05 Semiconductor Energy Laboratory Co., Ltd. Clocked inverter, NAND, NOR and shift register
JP2006050411A (ja) * 2004-08-06 2006-02-16 Rohm Co Ltd 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60182488A (ja) * 1984-02-29 1985-09-18 日本電気株式会社 駆動用電子回路
US5113097A (en) * 1990-01-25 1992-05-12 David Sarnoff Research Center, Inc. CMOS level shifter circuit
US5151619A (en) * 1990-10-11 1992-09-29 International Business Machines Corporation Cmos off chip driver circuit
US5136190A (en) * 1991-08-07 1992-08-04 Micron Technology, Inc. CMOS voltage level translator circuit
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
US5418474A (en) * 1993-09-24 1995-05-23 National Semiconductor Corporation Circuit for reducing transient simultaneous conduction
US5451889A (en) * 1994-03-14 1995-09-19 Motorola, Inc. CMOS output driver which can tolerate an output voltage greater than the supply voltage without latchup or increased leakage current

Also Published As

Publication number Publication date
JP3224712B2 (ja) 2001-11-05
JPH098644A (ja) 1997-01-10
US5804988A (en) 1998-09-08
KR100210734B1 (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
KR960043527A (ko) 저전력 고속 레벨 시프터
KR980006142A (ko) 레이저 퓨즈 옵션회로(laser fuse option circuit)
KR960036332A (ko) 논리회로
KR940027316A (ko) 저전력 모드 및 클럭 증폭기 회로를 가진 집적 회로
KR930020850A (ko) 레벨 변환회로
KR960701515A (ko) 반도체 장치
KR910002127A (ko) 전원절환회로
KR970008894A (ko) 입력버퍼회로
KR960038997A (ko) 반도체 메모리장치의 전류센스앰프회로
KR970076814A (ko) 어드레스 트랜지션 검출 회로를 갖는 펄스 발생 회로
KR850006902A (ko) 전압레벨 검출회로
KR970003935A (ko) 논리 및 레벨 변환 회로 및 반도체 장치
KR970066578A (ko) 고전압 검출기 회로
KR960035646A (ko) 반도체 메모리 디바이스용 논리 회로
KR960027331A (ko) 버퍼회로 및 바이어스회로
KR890004495A (ko) 리셋트신호 발생회로
KR970063262A (ko) 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템
KR950015749A (ko) 반도체메모리장치의 전원 지연회로
KR940000252Y1 (ko) 씨모스 낸드게이트
KR980006900A (ko) 고속 전압 변환 회로
KR970013754A (ko) 레벨 쉬프트 회로
KR970063938A (ko) 반도체 소자의 출력버퍼 회로
KR960705323A (ko) 반도체장치의 기억회로(memory circuit of semiconductor device)
KR970072678A (ko) 파워-온 리셋회로
KR920001841A (ko) 파워 온 리셋트 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee