KR970003804B1 - 동영상신호처리시스템에 있어서 메모리구조제어장치 - Google Patents

Abstract

없음

Description

동영상신호처리시스템에 있어서 메모리구조제어장치

제1도는 종래의 분할처리에 의해 움직임을 보상하는 동영상신호처리시스템의 일부 구성도.

제2도는 제1도의 일부분의 데이터형태도.

제3도는 본 발명에 따른 메모리구조도.

제4도는 본 발명에 따른 메모리구조제어장치를 구비한 동영상신호처리시스템도.

제5도는 제4도의 데이터입출력제어기 및 제1메모리에 대한 상세도.

*도면의 주요부분에 대한 부호의 설명*

30,30' : 차분펄스코드변조부(DPCM)40,40' : 제1메모리

50,50' : 제2메모리100,100' : 어드레스발생기

70 : 데이터입출력버스제어기

본 발명은 고화질의 동영상신호처리시스템의 메모리구조제어장치에 관한 것으로, 특히 화면분할처리에 의한 움직임보상시 분할영역간에 존재하는 경계부분에서의 저숙처리가 가능하도록 메모리구조를 제어하기 위한 메모리구조제어장치에 관한 것이다.

대표적인 고화질의 동영상신호처리시스템으로는 HDTV(High Definition Television)를 들수 있다. HDTV는 비트스트림(Bit Stream)형태의 디지탈데이터로 신호처리를 수행하므로 인하여 처리되는 데이터량이 많기 때문에 영상압축기법을 이용하여 처리하고 있다. 특히 방송되는 영상신호는 연속성을 갖는 동화상이므로 전화상과 현재 화상간의 상관도가 높다는 점을 이용하여, 압축시 전화상과 현재 화상간의 움직임 정도를 검출하여 변화된 부분만을 부호화 및 복호화함으로써 데이터 압축효율을 높히고 있다.

움직임 보상은 이와 같은 움직임 정도의 검출에 따른 처리를 수행하는 것으로, 잘알려진 바와 같이 부호화시에는 이산여현변화(DCT : Discrete Cosine Transform)전에 매크로블럭(Macro Block : MC)단위로 현재 프레임 데이터와 전에 인가된 프레임 데이터간의 상관도가 가장 높은 부분을 추정하고, 추정된 데이터로 움직임보상을 하여 이산여현변환한다. 이때 상관도가 가장 높은 부분의 추정에 따라 검출되는 움직임벡터(MotionVector : MV)는 부가정보로서 전달된다. 복호화시에는 역이산여현변환(IDCT : Inverse Discrete Cosing Trasform)된 데이타에 대하여 부가정보로 전달되는 움직임벡터를 이용하여 역으로 움직임보상을 하여 디스플레이되도록 한다.

이러한 움직임보상시, 고속처리되어 인가되는 데이터를 저속화하기 위하여 수직적 또는 수평적으로 분할(병렬처리를 한다. 제1도를 통해 분할처리를 하는 경우에 대하여 좀더 상세히 설명하면 다음과 같다.

제1도는 종래의 분할처리에 의해 움직임보상을 하는 동영상신호처리시스템의 일부 구성도로서, m분할된 각각의 데이터가 역이산여현변환(IDCT)되어 인가되면, 분할된 화면수(m개)만큼의 직병렬변환수단(11,12)으로 이루어진 직병렬변환기(10)는 역이산여현변환되어 인가되는 m개의 분할화면 데이터(제2A도와 같은 형태의 데이터)에 대하여 각각 n비트의 병렬데이터로 변환하여 출력한다. 멀티플렉서(20)는 제1~m직병렬변환수단(11,12)으로 부터 출력되는 데이터를 제2B도와 같이 출력하도록 제어된다. 멀티플렉서(20)에서 출력된 데이터는 덧셈기로 이루어진 차분펄스코드변조부(DPCM : Differential Prise Code Modulation,30)로 출력된다.

차분펄스코드변조부(30)는 데이터재배열부(60)에서 출력되는 움직임보상값에 의하여 멀티플렉서(20)로 부터 인가되는 데이터에 대하여 움직임보상을 하여 제1메모리(40)에 기록한다. 제1메모리(40)로 기록되는 것은 현재 인가되는 프레임데이터에 대하여 제1메모리(40)가 현재 프레임데이터를 저장하는 용도로 설정되어 있고, 제2메모리(50)는 이전프레임데이터를 저장하는 용도로 설정되어 있기 때문이다. 여기서 제1메모리(40)와 제2메모리(50)는 서로 교번적으로 저장되는 데이터의 용도가 설정된다. 즉, 제1메모리(40)가 현재프레임데이터를 저장하는 용도로 설정되면 제2메모리(50)는 이전프레임데이터를 저장하는 용도로 설정되고, 제1메모리(40)가 이전프레임데이터를 저장하는 용도로 설정되고, 제1메모리(40)가 이전프레임데이터를 저장하는 용도로 설정되면 제2메모리(50)는 현재프레임데이터를 저장하는 용도로 설정된다.

기록시, 제1메모리(40)와 제2메모리(50)는 차분펄스코드변조부(30)로부터 출력되는 데이터를 분할된 화면수만큼 분할된(여기서는 m화면으로 분할하였으므로 제1 및 제2메모리(40,50)의 영역도 m개로 분할한다)내부영역중 해당영역에 각각 기록한다. 이와같이 기록된 데이터에 대한 움직임보상시, 이전프레임데이터를 저장하고 있는 메모리(제1도에서는 제2메모리(50)가 되므로 이하 제2메모리(50)라 함)로 부터 데이터를 읽을 때, 어드레스 발생기(100)에서 움직임벡터(Motion Vector)에 의하여 생성되는 어드레스에 의하여 해당되는 데이터를 읽는다(Read). 제2메모리(50)로 인가되는 어드레스는 어드레스발생기(100)로 부터 각 분할 화면중 해당되는 화면과 해당되는 화면내에서도 해당되는 위치를 지정하는 어드레스 신호(Addr 1, Addr 2,..., Addr n)가 제공된다. 제2메모리(50)에 저장된 데이터는 데이터 재배열부(60)를 통해 움직임보상이 가능하도록 재배열되어 차분펄스코드변조부(30)로 인가된다.

이와 같은 분할처리에 의한 움직임보상시 제2메모리(50)로 부터 읽어야 하는 데이터영역이 분할된 영역간의 경계부분에 해당되는 경우, 움직임보상을 하기 위해서는 해당되는 타영역의 경계부분의 데이터와 자기영역에 해당되는 경계부분의 데이터를 모두 읽어 움직임보상처리를 하여야 하므로 다시 고속처리를 하여야 하는 문제점이 있었다.

이를 해결하기 위하여 시간적인 위상차를 두고 수행하는 방식이 제안된 바 있으나 수행속도를 저속화하는데에는 한계가 있어 여전히 상대적으로 고속처리해야 할 뿐아니라, 시간적인 위상차를 제어하기 위하여 보조적인 제어회로를 추가하여야 하므로 복잡해지는 문제점들이 있었다.

따라서 본 발명의 목적은 m분할된 데이터의 움직임보상을 위하여 프레임메모리에 기록시, 자기화면을 기록할 수 있는 영역에 자기화면의 데이터와 인접영역의 소정단위의 데이터를 모두 기록하고, 읽을 수 있도록 메모리구조를 제어하기 위한 동영상신호처리시스템에 있어서 메모리구조제어장치를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 한 화면에 대하여 수직 또는 수평적으로 분할하여 움직임 보상기능을 갖는 동영상신호처리시스템의 메모리구조제어장치에있어서; 분할된 화면수만큼 저장영역을 분할하여 인가되는 프레임데이터를 쓰고, 읽기 위한 메모리; 메모리내의 분할된 각각의 저장영역에 해당하는 화면(N+1번째 화면)의데이터 및 해당되는 화면(N+1번째 화면)의 하위 경계부분에 근접한 화면(N번째 화면)의 소정단위의 데이터와 해당되는 화면의 하위 경계부분에 근접한 화면(N+2번째 화면)의 소정단위의 데이터를 쓰고, 상기 움직임보상시 읽을수 있도록 메모리의 데이터입출력버스를 제어하기 위한 데이터입출력 버스제어기; 및 자기화면(N+1번째 화면)의 경계부분에 근접된 타화면(N번째 화면 및 N+2번째 화면)의 데이터를 N+1번째 저장영역의 소정영역에 모두 쓰고, 움직임보상시 소정영역으로 부터 읽을 수 있도록 어드레스를 발생하기 위한 어드레스발생기를 포함함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.

본 발명은 제3도에 도시된 바와 같이 프레임데이터를 저장하는 메모리내에 분할된 영역중 자기의 영역에 자기화면의 기본데이터와 움직임보상을 위한 경계부의 타영역의 데이터를 함께 보관할 수 있도록 저장영역을 확장하는 메모리구조를 제어하기 위한 것으로, 제3도의 (1)은 전영역(또는 전화면)의 마지막(최하위)소정영역의 데이터이고, (2)는 자기의 기본데이터로서, 이전영역(이전화면)에 할당된 소정의 영역에 함께 기록될 데이터이고, (3)는 순수한 자기영역에만 기록되는 기본 데이터이고, (4)는 자기의 기본 데이터로서 다음의 영역(다음화면)에 할당된 소정의 영역에 함께 기록될 데이터이고, (5)는 다음영역의 초기(최상위) 소정영역의 데이터이다. 이와 같은 구조로 분할된 한 화면에 대하여 메모리(50)의 저장영역이 할당되도록 한다. 여기서(1) 및 (2), (4), (5)는 슬라이스 단위로 이루어진다.

제4도는 본 발명에 따른 메모리구조제어장치를 구비한 동영상신호처리시스템도로서, 제1도와 같이 직병렬변환기(10) 및 멀티플렉서(20)를 거치지 않고 분할된 m개의 IDCT입력을 차분펄스코드변조하기 위한 차분펄스코드변조부(30')와, 차분펄스코드변조부(30')에서 출력되는 데이터를 제3도에서와 같이 기록하고 읽기 위한 제1 및 제2메모리(40',50')와, 차분펄스코드변조부(30')에서 출력되는 현재 프레임데이터는 현재 프레임용인 제1메모리(40')에 기록하고, 이전프레임데이터는 이전 프레임용인 제2메모리(50')로 부터 읽어오도록 데이터입출력버스를 제어하기 위한 데이터입출력버스제어기(70)와, 제1메모리(40') 및 제2메모리(50')의 쓰기 및 읽기어드레스를 발생하기 위한 어드레스발생기(100')로 이루어진다.

특히, 차분펄스코드변조부(30')는 분할된 m개와 동일한 수의 차분펄스코드변조기(31,32,33)로 이루어지고, 제1메모리(40') 및 제2메모리(50')도 m개 만큼 저장영역을 분할한다. 제4도에 도시된 제1메모리(40') 및 제2메모리(50')의 내부구성도는 분할된 영역별로 구분하여 도시한 것이다.

제5도는 제4도의 데이터입출력버스제어기(70) 및 제1메모리(40')에 대한 실시예로서, 제1메모리(40')에 데이터를 기록할 때는 제1메모리(40')가 현재 프레임용으로 설정된 경우이고, 제1메모리(40')에 기록되어 있는 데이터를 읽어올 때는 제1메모리(40')가 이전프레임용으로 설정된 경우이다.

여기서는 제1메모리(40')에서 분할되어 있는 영역중 (N+1)번째 화면에 대한 메모리 영역(44)과 (N+2)번째 화면에 대한 메모리영역(45)을 중심으로 도시하였다.

제5도의 구성을 좀더 상세하게 설명하면, 데이터입출력버스제어기(70)는 도시되지 않은 이전화면(N번째 화면)의 소정단위의 최하위영역의 데이터가 인가될 때 메모리영역(44)의 (1)영역에 쓰여지도록 전송통로를 제어하고, 움직임보상시 읽혀질 수 있도록 데이터전송통로를 제어하기 위한 제1버퍼(71)와; 자기 화면(N+1번째 화면)의 소정단위의 최상위 데이터인 (2)영역의 데이터와 자신의 영역에만 쓰여지는 데이터인 (3)영역의 데이터와 자기화면(N+1번째 화면)의 소정단위의 최하위 데이터인(4)영역의 데이터가 인가되면 쓰여지도록 전송통로룰 제어하고, 움직임보상시 읽혀질수 있도록 데이터전송통로를 제어하기 위한 제2버퍼(72)와; 다음 화면(N+2번째 화면)의 소정단위의 최상위 데이터인(1')영역의 데이터가 인가되면 쓰여지도록 전송통로를 제어하고, 움직임보상시 읽혀질수 있도록 데이터전송통로를 제어하기 위한 제3버퍼(73)와; (N+1)번째 화면의 (4)영역의 데이터가 인가되면 메모리영역(45)의 (1')영역에 쓰여지도록 전송통로를 제어하고, 움직임보상시 읽혀질수 있도록 데이터전송통로를 제어하기 위한 제4버퍼(74); (N+2)번째 화면의 소정단위의 최상위 데이터인 (2')영역의 데이터와 자신의 영역에만 쓰여지는 데이터인 (3')영역의 데이터와 자기화면(N+2번째 화면)의 소정단위의 최하위 데이터인 (4')영역의 데이터가 인가되면 쓰여지도록 전송통로를 제어하고, 움직임보상시 읽혀질수 있도록 데이터전송통로를 제어하기 위한 제5버퍼(75)와; (N+3)번째 화면의 소정단위의 최상위 영역의 데이터가 인가되면 메모리 영역(45)의 (5')영역에 쓰여지도록 전송통로를 제어하고, 움직임보상시 읽혀질수 있도록 데이터전송통로를 제어하기 위한 제6버퍼(76)를 포함하도록 구성된다.

상술한 구성에서도 알수 있는 바와 같이 메모리영역(44)의 (1)영역에 쓰여지는 데이터는 N번째 화면의 소정단위의 최하위영역에 해당되는 데이터로서, N번째 화면에 할당된 메모리영역(도시되지 않음)에 쓰여짐과 동시에 (1)영역에도 쓰여진다. (1),(2),(4),(5),(1'),(2'),(4'),(5')영역에 쓰여지는 데이터는 인접한 메모리영역에 이중으로 쓰여지게 된다.

그러면 본 발명의 작동을 설명하기로 한다.

우선 제1메모리(40')가 현재 프레임용으로 설정되었을 때, IDCT(Inverse Discrete Cosing Transform);이하 IDCT라 함)변환된 m개의 데이터가 인가되면, 차분펄스코드변조부(30')는 해당되는 차분펄스코드변조기(31,32,33중 어느 하나)를 통해 제2메모리(50')로 부터 출력된 데이터와 차분펄스코드변조하여 출력한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N)번째 화면의 메모리영역(도시되지 않음)에 쓰기 및 읽기데이터 전송통로를 제어하는 버퍼(도시되지 않음)와 제1버퍼(71)의 쓰기데이터 전송통로를 제어하는 버퍼(제1버퍼(71)의 경우 버퍼(B1)를 인에이블시켜 (N)번째 화면의 메모리 영역(도시되지 않음)내의 해당위치와 메모리영역(44)의 (1)영역에 동시에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N+1)번째 화면데이터로 최상위영역의 데이터인 경우, 제2버퍼(72)의 버퍼(B3)와 (N)번째 화면에 대한 메모리영역(도시되지 않음)의 최하위영역(도시되지 않음)에 쓰기 및 읽기데이터 전송통로를 제어하는 버퍼(도시되지 않음)의 쓰기용 버퍼(도시되지 않음)를 인에이블시켜 (N)번째 메모리영역(도시되지 않음)의 최하위영역과 (N+1)번째 메모리영역(44)의(2)영역에 동시에 쓴다.

차분펄스코드변조부(30')에서 출력되는 데이타가 (N+1)번째 화면데이터중 (3)영역에 해당되는 경우에는 (N)번째 메모리영역(도시되지 않음)에 대한 읽기 및 쓰기데이터 전송통로를 제어하는 버퍼(도시되지 않음)는 디스에이블시키고, 제2버퍼(72)의 버퍼(B3)를 계속해서 인에이블시켜 (3)영역에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N+1)번째 화면데이터중 최하위영역인 (4)영역에 해당되는 데이터인 경우에, 제2버퍼(72)의 버퍼(B3)와 제4버퍼(74)의 버퍼(B7)를 인에이블시켜 메모리영역(44)의 (4)영역과 메모리영역(45)의 (1')영역에 동시에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N+2)번째 화면데이터중 최상위영역인 (2')영역에 해당되는 데이터인 경우에, 제3버퍼(73)의 버퍼(B5)와 제5버퍼(75)의 버퍼(B9)를 인에이블시켜 메모리영역(44)의 (5)영역과 메모리영역(45)의 (2')영역에 동시에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출려되는 데이터가 (N+2)번째 화면데이터중 (3')영역에 해당되는 데이터인 경우에 , 인에이블상태였던 제3버퍼(73)의 버퍼(B5)는 디스에이블시키고 제5버퍼(75)의 버퍼(B9)는 계속 인에이블시켜 (3')영역에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N+2)번째 화면데이터중 (4')영역에 해당되는 데이터인 경우에, 제5버퍼(75)의 버퍼(B9)는 계속해서 인에이블시키고, (N+3)번째 화면데이터에 대한 메모리영역(도시되지 않음)의 최상위영역에 쓰기 및 읽기데이터 전송통로를 제어하기 위한 버퍼(도시되지 않음)의 쓰기데이터전송통로를 제어하는 버퍼(도시되지 않음)를 인에블시켜 (4')영역와 (N+3)번째 메모리영역(도시되지 않음)의 최상위영역과 (4')영역에 동시에 쓰여지도록 한다.

차분펄스코드변조부(30')에서 출력되는 데이터가 (N+3)번째 화면데이터중 최상위영역에 해당되는 데이터인 경우에, 제6버퍼(76)의 버퍼(B11)와 (N+3)번째 화면데이터에 대한 쓰기 및 읽기데이터 전송통로를 제어하기 위한 버퍼(도시되지 않음)의 쓰기데이터 전송통로를 제어하는 버퍼(도시되지 않음)을 인에이블시켜 메모리영역(45)의 (5')영역과 도시되지 않은 메모리영역의 소정영역에 동시에 쓰여지도록 한다.

이와 같이 기록된 데이터를 이전프레임 데이터로 하여 읽게될 경우, 제1메모리(40')로 부터 출력되는 데이터에 대한 제1~6버퍼(71~72)의 인에이블제어는 쓰기데이터 전송제어시와 동일하다. 단, 인에이블상태가 되는 버퍼가 읽기데이터 전송통로를 제어하기 위한 버퍼(B2, B4, B6, B8, B10, B12 등)가 인에이블상태가 되어 각각의 메모리영역(41~45)에 쓰여져 있는 데이터를 읽어 차분펄스코드변조부(30')내의 해당되는 차분펄스코드변조기로 출력한다.

이와 같은 쓰기 및 읽기데이터가 해당되는 메모리영역에 쓰기 및 읽기가 수행되도록 어드레스발생기(100')는 어드레스를 발생한다.

상술한 바와 같이 본 발명은 분할처리에 의하여 움직임보상을 하는 동영상신호처리시스템에 있어서 분할된 화면수만큼 분할된 각 메모리영역에 해당되는 자기화면의 상위경계영역에 근접한 타화면이 소정단위의 최하위영역의 데이터와 자기화면의 하위경계영역에 근접한 타화면의 소정단위의 최상위영역의 데이터를 타화면의 메모리영역과 함께 공유하도록 메모리의 구조를 제어함으로써, 움직임보상시 경계부분의 데이터를 독출하는 경우에도 자기의 메모리영역내의 어드레스지정으로 해결할 수 있으므로 실질적인 저속화가 가능한 이점이 있다. 또한 IDCT변환된 데이터를 바로 차분펄스코드변조를 거쳐 기록하고, 움직임보상을 위해 읽은 데이터를 재배열하지 않고 바로 차분펄스코드변조를 함으로써, 실질적인 저속화가 가능한 이점이 있을뿐아니라 회로를 간소화한 이점도 있다.

Claims (7)

1. 한 화면에 대하여 수직 또는 수평적으로 분할하여 움직임보상기능을 갖는 동영상신호처리시스템의 메모리구조제어장치에 있어서; 분할된 화면수만큼 저장영역을 분할하여 인가되는 프레임데이터를 쓰고, 읽기위한 메모리; 상기 메모리내의 분할된 각각의 저장영역에 해당되는 화면(N+1번째 화면)의 데이터 및 상기 해당되는 화면(N+1번째 화면)의 상위경계부분에 근접한 화면(N번째 화면)의 소정단위의 데이터와 상기 해당되는 화면의 하위경계부분에 근접한 화면(N+2번째 화면)의 소정 단위의 데이터를 쓰고, 상기 움직임보상시 읽을 수 있도록 상기 메모리의 데이터입출력버스를 제어하기 위한 데이터입출력 버스제어기; 및 상기 자기화면(N+1번째 화면)의 경계부분에 근접된 타화면(N번째 화면 및 N+2번째 화면)의 데이터를 N+1번째 저장영역의 소정영역에 모두 쓰고, 움직임보상시 상기 소정영역으로 부터 읽을 수 있도록 어드레스를 발생하기 위한 어드레스발생기를 포함함을 특징으로 하는 동영상신호처리시스템에 있어서 메모리구조제어장치.
2. 제1항에 있어서, 상기 상위경계부분에 근접한 화면(N번째 화면)의 소정단위의 데이터는 N번째 화면의 최하위 슬라이스단위이고, 상기 하위경계부분에 근접한 화면(N+2번째 화면)의 소정단위의 데이터는 N+2째 화면의 최상위 1슬라이스단위로 이루어짐을 특징으로 하는 동영상신호처리시스템에 있어서 메모리구조제어장치.
3. 제2항에 있어서, 상기 데이터입출력버스제어기는 이전화면(N번째 화면)의 상기 소정단위의 제1데이터가 인가되면 상기 이전화면의 할당영역중 소정영역에 쓰거나 읽을 수 있도록 전송통로를 제어하기 위한 제1버퍼; 상기 자기화면(N+1번째 화면)의 기본데이터중 상기 소정단위의 최상위의 제2데이터가 인가되면, 상기 이전화면(N번째 화면)의 할당영역중 상기 제1데이터가 기록된 후위의 최하위 소정영역에 쓰거나 읽을 수 있도록 전송통로를 제어하기 위한 제2버퍼; 상기 자기화면(N+1번째 화면)의 기본데이터중 상기 소정단위의 최하위의 제3데이터가 인가되면, 다음 화면(N+2번째 화면)의 할당영역중 최상위의 소정영역에 쓰거나 읽을 수 있도록 전송통로를 제어하기 위한 제3버퍼; 상기 자기화면(N+1번째 화면)의 기본데이터를 할당된 영역중 상기 제1데이터와 상기 제3데이터가 저장된 영역사이에 쓰거나 읽을 수 있도록 전송통로를 제어하기 위한 제4버퍼를 포함함을 특징으로 하는 동영상신호처리시스템에 있어서 메모리구조제어장치.
4. 제3항에 있어서, 상기 제1,2,3,4버퍼는 3상버퍼를 사용하여 읽기 또는 쓰기를 위한 데이터전송통로를 제어함을 특징으로 하는 동영상신호처리시스템에 있어서 메모리구조제어장치.
5. 제1항에 있어서, 상기 메모리구조제어장치는 역이산여현변환되어 인가되는 데이터를 바로 차분펄스코드변조하여 상기 데이터입출력버스제어기로 출력하는 차분펄스코드변조부를 더 포함함을 특징으로 하는 동영상신호처리시스템에 있어서 메모리구조제어장치.
6. 제5항에 있어서, 상기 차분펄스코드변조부는 상기 분할화면수와 동일한 차분펄스코드변조기로 이루어짐을 특징으로 하는 동영상신호처리시스템에있어서 메모리구조제어장치.
7. 제5항에 있어서, 상기 메모리구조제어장치는 상기 차분펄스코드변조를 취하여 상기 메모리로부터 읽혀진 이전프레임 데이터를 상기 차분펄스코드변조부로 그래도 전달하도록 구성됨을 특징으로 하는 동영상신호처리시스템의 메모리구조제어장치.