KR970002882B1 - Method and apparatus for bootstrap program loading in multiprocessor system - Google Patents
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Abstract
Description
제1도는 종래 다중 프로세서 시스템의 블럭도.1 is a block diagram of a conventional multiprocessor system.
제2도는 본 발명에 의한 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치 블럭도.2 is a block diagram of a bootstrap program loading device of a multiprocessor system according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 마스터 프로세서 1l : ROM10: master processor 1l: ROM
12 : RAM 13 : 보조기억장치12: RAM 13: auxiliary storage device
14 : 버스제어부, 15 : 리세트 제어부14: bus control unit, 15: reset control unit
18a∼18n : 슬레이브 프로세서 19a∼19n : RAM18a to 18n: slave processor 19a to 19n: RAM
20a∼20n : 버퍼20a to 20n: buffer
본 발명은 다중 프로세서 시스템에 관한 것으로, 특히 복수의 슬레이브 프로세서(Slave Processor)를 동작시키기 위한 부트 스트랩 프로그램(Bootstrap Program)을 효율성 있게 로딩(loading)시킬 수 있도록 하는 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 방법 및 장치에 관한 것이다.The present invention relates to a multiprocessor system, and more particularly, to a bootstrap program loading method for efficiently loading a bootstrap program for operating a plurality of slave processors. And to an apparatus.
일반적으로 전전자 교환기 등과 같은 시스템에는 복수의 프로세서를 구비하고 있는데, 이와 같이 다중 프로세서를 구비하는 시스템에서는 해당 프로세서들을 부팅시키고자 하는 경우 각 프로세서들을 개별적으로 부트 스트랩 프로그램에 의해 가동시켜야 한다. 한편, 부트 스트랩 프로그램은 프로세서들을 초기 가동하는 경우에 하드웨어를 자체 진단하고 초기화 과정을 마친후에 대용량 기억장치의 운영체제 프로그램(예를들어, 0S프로그램)을 로딩할 수 있게하는 기능을 수행하는데, 부트 스트랩 프로그램은 운영체제의 일부는 아니고 대개 대용량 기억장치(보통 디스크)에 저장된 운영체계를 기억장치로 읽어들일 수 있도특 해주는 기능을 갖는다.In general, a system such as an electronic switchboard is provided with a plurality of processors. In a system having multiple processors, each processor must be individually operated by a bootstrap program to boot the processors. On the other hand, the bootstrap program performs the function of loading the operating system program (for example, 0S program) of the mass storage device after the hardware self-diagnosis and initialization process when the processors are initially started. Programs are not part of the operating system and usually have the ability to read an operating system stored on a mass storage device (usually a disk) into the storage device.
종래의 다중 프로세서 시스템에 대해 제1도를 참조하며 설명한다. 제1도에 나타낸 바와 같이, 다중 프로세서 시스템은 복수의 슬레이브 프로세서(la∼1n), 복수의 RAM(2a∼2n), 복수의 ROM(3a∼3n), 복수의 입출력 버퍼(4a∼4n)로 연결 구성되며, 각 슬레이브 프로세서(la∼1n)는 각 입출력 버퍼(4a∼4n)를 통해 공통버스에 접속되어 있으며, 각 슬레이브 프로세서(1a∼1n)는 각 입출력 버퍼(4a∼4n)와 공통버스를 통해 마스터 프로세서(master processor) 또는 외부 시스템(제1도에 도시되지 않았음)과 데이타를 주고받는다. 각각의 ROM(3a∼3n)에는 부트 스트랩 프로그램이 저장되어 있으며 각 슬레이브 프로세서(la∼1n)에 초기전원이 입력되는 경우나 리세트 신호가 입력될 경우 각 슬레이브 프로세서(1a∼1n)는 자신에게 소속된 ROM(3a∼3n)에 저장되어 있는 부트 스트랩 프로그램을 읽어들며 초기동작을 수행한다. 초기동작시에 각 슬레이브 프로세서(la∼1n)는 자신에게 소속된 RAM(2a∼2n)을 클리어시키고, 자신에게 소속된 ROM(3a∼3n)으로부터 각종 초기 데이타 값을 읽어 RAM(2a∼2n)의 해당 어드레스에 기입하고, 외부의 다른 시스템과 데이타를 주고 받기 위한 USART(Universal Synchronous Asynchronous Receiver/Transmitter)등의 통신용 장치나 디스크 드라이버 제어기 등을 제어하여 동작준비장태로 만들고 ROM(3a∼3n)으로부터 원하는 수행 프로그램이나 데이타를 읽어들여 동작준비를 갖추게 된다.A conventional multiprocessor system is described with reference to FIG. As shown in FIG. 1, a multiprocessor system includes a plurality of slave processors la-1n, a plurality of RAMs 2a-2n, a plurality of ROMs 3a-3n, and a plurality of input / output buffers 4a-4n. Each slave processor la to 1n is connected to a common bus through each input / output buffer 4a to 4n, and each slave processor 1a to 1n is connected to each input / output buffer 4a to 4n. Data is exchanged with a master processor or an external system (not shown in FIG. 1). Bootstrap programs are stored in each of the ROMs 3a to 3n, and each slave processor 1a to 1n is assigned to itself when initial power is input to each slave processor la to 1n or when a reset signal is input. Initial operation is performed by reading the bootstrap program stored in the ROMs 3a to 3n. In the initial operation, each slave processor la to 1n clears RAMs 2a to 2n belonging to itself, and reads various initial data values from ROMs 3a to 3n belonging to itself, and RAMs 2a to 2n. Write to the relevant address of the controller, and control the communication device such as USART (Universal Synchronous Asynchronous Receiver / Transmitter) or disk driver controller to send and receive data with other external system to prepare for operation and from ROM (3a ~ 3n) Read the execution program or data you want and prepare for operation.
예를들어, 슬레이브 프로세서(la)에 초기전원이 입력되는 경우나 리세트 신호가 입력되는 경우 슬레이브 프로세서(la)는 자신의 ROM(3a)에 저장되어 있는 부트 스트랩 프로그램을 읽어들여 초기 동작을 수행한다. 초기 동작시에 슬레이브 프로세서(la)는 자신의 RAM(2a)을 클리어시키고 ROM(3a)으로부터 각종 초기 데이타 값을 읽어 RAM(2a)의 해당 어드레스에 기입하고 외부의 다른 시스템과 데이타를 주고 받기 위한 USART 등의 통신용 장치나 디스크 드라이버 제어기 등을 제어하여 동작준비상태로 만들고 ROM(3a)으로부터 원하는 수행 프로그램이나 데이타를 읽어들여 동작준비를 갖추게 된다.For example, when initial power is input to the slave processor la or when a reset signal is input, the slave processor la reads a bootstrap program stored in its ROM 3a to perform an initial operation. do. In the initial operation, the slave processor la clears its RAM 2a, reads various initial data values from the ROM 3a, writes them to the corresponding addresses of the RAM 2a, and exchanges data with other external systems. By controlling a communication device such as USART or a disk driver controller and the like, it is made ready for operation and reads the desired execution program or data from the ROM 3a to prepare for operation.
이상 설명한 바와 같은 종래의 다중 프로세서 시스템에서는 각 슬레이브 프로세서(la∼1n)를 초기화 하기 위한 부트 스트랩 프로그램이 저장된 복수의 ROM(3a∼3n)을 구비해야 하므로 회로부피가 커지고, 각 슬레이브 프로세서(la∼1n)의 부트 스트랩 프로그램을 변경할 경우 ROM(3a∼3n)을 교체해야 되기 때문에 부트 스트랩 프로그램의 유지관리에 어려움이 있었다.In the conventional multiprocessor system as described above, since a plurality of ROMs 3a to 3n in which a bootstrap program for initializing each of the slave processors la to 1n is stored must be provided, the circuit volume increases, and each slave processor la to When changing the bootstrap program of 1n), it was difficult to maintain the bootstrap program because the ROMs 3a to 3n had to be replaced.
본 발명은 전술한 바와 같은 문제점을 감안하여 안출한 것으로, 회로부피를 감소시키고 부트 스트랩 프로그램의 유지 관리가 용이하도록 하는 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 방법 및 장치를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide a method and apparatus for loading a bootstrap program of a multiprocessor system, which reduces circuit volume and facilitates maintenance of a bootstrap program.
이와 같은 목적을 달성하기 위하여, 본 발명은 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 방법에 있어서, 복수 프로세서로부터 부트 스트랩 프로그램 로딩요구가 있을때 별도의 프로세서에 의해 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서의 RAM측으로 부트 스트랩 프로그램을 보내고, 부트 스트랩 프로그램 로딩 요구한 상기 복수의 프로세서는 상기 RAM에 저장된 부트 스트랩 프로그램을 이용해 초기동작을 수행하는 것을 특징으로 하는 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 방법을 제공한다.In order to achieve the above object, the present invention relates to a bootstrap program loading method of a multiprocessor system, wherein when a bootstrap program loading request is received from a plurality of processors, the bootstrap program loading request is performed by a separate processor to the RAM side of the plurality of processors. The plurality of processors that send a bootstrap program and request to load the bootstrap program provide an bootstrap program loading method of a multiprocessor system, characterized in that to perform an initial operation using the bootstrap program stored in the RAM.
또한, 본 발명은 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치에 있어서, 복수 프로세서로부터 부트 스트랩 프로그램 로딩 요구가 있을때 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서의 RAM측으로 부트 스트랩 프로그램을 공급하는 부트 스트랩 프로그램 관리용 프로세서와, 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서와 상기 부트 스트랩 프로그램 관리용 프로세서간의 데이타 흐름을 제어하는 복수의 버퍼와, 상기 부트 스트랩 프로그램 관리용 프로세서의 제어에 따라 상기 복수의 버퍼측으로 제어 신호를 공급하는 버스제어부와, 상기 부트 스트랩 프로그램 관리용 프로세서의 제어에 따라 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서 측으로 리세트 신호를 공급하는 리세트 제어부를 구비한 것을 특징으로 하는 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치를 제공한다.In addition, the present invention provides a bootstrap program loading device for a multiprocessor system, the bootstrap program management for supplying a bootstrap program to the RAM of the plurality of processors requesting the bootstrap program loading when the bootstrap program loading request from a plurality of processors A plurality of buffers for controlling data flow between the processor, the plurality of processors requesting the bootstrap program loading, and the bootstrap program management processor; and a control signal to the plurality of buffers under control of the bootstrap program management processor. And a reset control unit for supplying a reset signal to the plurality of processors requesting the bootstrap program loading under the control of the bootstrap program management processor. To provide a bootstrap program loading device of a multiprocessor system.
본 발명의 실시예에 의하면 리세트 제어부는 상기 부트 스트랩 프로그램 관리용 프로세서가 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서의 RAM측으로 부트 스트랩 프로그램 공급을 완료했을때 상기 부트 스트랩 프로그램 관리용 프로세서의 제어에 따라 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서측으로 리세트 신호를 공급하여 부트 스트랩 프로그램 로딩 요구한 상기 복수 프로세서를 동작시키는 것을 특징으로 하는 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치를 제공한다.According to an embodiment of the present invention, the reset control unit is configured to control the bootstrap program management processor when the bootstrap program management processor completes supplying the bootstrap program to the RAM of the plurality of processors requested to load the bootstrap program. A bootstrap program loading apparatus for a multiprocessor system, characterized in that for supplying a reset signal to the plurality of processors requesting a bootstrap program loading to operate the plurality of processors requesting a bootstrap program loading.
이와 같은 방법 및 구성에 의해, 본 발명은 부트 스트랩 프로그램을 저장하기 위한 복수의 ROM을 구비하지 않아도 되므로 다중 프로세서 시스템의 회로부피를 감소시키고 부트 스트랩 프로그램을 자유롭게 변경시킬 수 있으므로 부트 스트랩 프로그램의 유지관리를 용이하게 할 수 있다.By such a method and configuration, the present invention does not have to include a plurality of ROMs for storing the bootstrap program, thereby reducing the circuit volume of the multiprocessor system and freely changing the bootstrap program, thereby maintaining the bootstrap program. Can be facilitated.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의한 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치에 대한 블록도이다. 제2도에 나타낸 바와 같이, 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치는 복수의 슬레이브 프로세서(18a∼18n), 복수의 RAM(19a∼19n), 복수의 버퍼(20a∼20n), 마스터 프로세서(10), ROM(11), RAM(12), 보조기억장치(13), 버스제어부(14) 및 리세트 제어부(15)로 연결 구성된다. 마스터 프로세서(10)는 각 슬레이브 프로세서(18a∼18n)의 부트 스트랩 프로그램을 관리하기 위한 것으로, ROM(11), RAM(12) 및 보조기억장치(13)에 저장되어 있는 프로그램에 따라 동작하여 각 슬레이브 프로세서(18a∼18n)가 필요로 하는 부트 스트랩 프로그램을 각 RAM(19a∼19n)측으로 공급한다. 버스제어부(14)는 마스터 프로세서(10)의 제어에 따라 각 버퍼(20a∼20n)측으로 제어신호틀 출력하고, 각 버퍼(20a∼20n)는 버스제어부(14)로부터의 제어신호에 따라 마스터 프로세서(10)와 각 슬레이브 프로세서(18a∼18n) 사이의 데이타 흐름을 제어한다. 리세트 제어부(15)는 마스터 프로세서(15)의 제어에 따라 각 슬레이브 프로세서(18a∼18n)측으로 리세트 신호를 공급한다.2 is a block diagram of a bootstrap program loading apparatus of a multiprocessor system according to the present invention. As shown in FIG. 2, the bootstrap program loading apparatus of a multiprocessor system includes a plurality of slave processors 18a to 18n, a plurality of RAMs 19a to 19n, a plurality of buffers 20a to 20n, and a master processor 10. ), A ROM 11, a RAM 12, an auxiliary storage device 13, a bus control unit 14 and a reset control unit 15. The master processor 10 manages the bootstrap programs of the slave processors 18a to 18n, and operates according to the programs stored in the ROM 11, the RAM 12, and the auxiliary memory device 13. The bootstrap programs required by the slave processors 18a to 18n are supplied to the respective RAMs 19a to 19n. The bus controller 14 outputs a control signal frame to each of the buffers 20a to 20n under the control of the master processor 10, and each of the buffers 20a to 20n is connected to the master processor according to the control signal from the bus controller 14. The data flow between the 10 and the slave processors 18a to 18n is controlled. The reset control unit 15 supplies a reset signal to each slave processor 18a to 18n under the control of the master processor 15.
이와 같이 구성된 본 발명에 따른 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 장치는 다음과 같이 동작한다.The bootstrap program loading apparatus of the multiprocessor system configured as described above operates as follows.
각 슬레이브 프로세서(18a∼18n)가 초기 전원공급이나 별도의 리세트에 의해 부팅절차를 수행하고자 할 경우, 각 슬레이브 프로세서(18a∼18n)는 마스터 프로세서(10)측으로 부트 스트랩 프로그램의 로딩을 요구하는 로딩 요구 신호를 보낸다. 마스터 프로세서(10)는 각 슬레이브 프로세서(18a∼18n)로부터 부트 스트랩 프로그램에 대한 로딩 요구가 있는 경우 ROM(11), RAM(12) 및 보조기억장치(13)에 저장되어 있는 부트 스트랩 프로그램을 읽어내어 부트 스트랩 프로그램 로딩 요구한 슬레이브 프로세서(18a∼18n)의 RAM(19a∼19n)측으로 보낸다. 이때, 버스제어부(14)는 마스터 프로세서(10)의 제어에 따라 각 버퍼(20a∼20n)측으로 제어신호를 보내 마스터 프로세서(10)로부터의 부트 스트랩 프로그램이 각 RAM(19a∼19n)측으로 로딩되도록 데이타의 흐름을 제어한다. 마스터 프로세서(10)로부터의 부트 스트랩 프로그램이 RAM(19a∼19n)에 로딩 완료되면, 리세트 제어부(15)는 마스터 프로세서(10)의 제어에 따라 각 슬레이브 프로세서(18a∼18n)측으로 리세트 신호를 공급한다. 리세트 제어부(15)로부티의 리세트 신호가 슬레이브 프로세서(18a∼18n)에 공급되면, 각 슬레이브 프로세서(18a∼18n)는 자신에게 소속된 RAM(19a∼19n)에 로딩된 부트 스트랩 프로그램을 읽어들어 초기동작을 수행한다.When each slave processor 18a to 18n intends to perform a boot procedure by initial power supply or a separate reset, each slave processor 18a to 18n requests loading of the bootstrap program to the master processor 10 side. Send a load request signal. The master processor 10 reads the bootstrap program stored in the ROM 11, the RAM 12, and the auxiliary memory 13 when there is a loading request for the bootstrap program from each slave processor 18a to 18n. It is sent to the RAMs 19a to 19n of the slave processors 18a to 18n which have requested the bootstrap program loading. At this time, the bus control unit 14 sends a control signal to each of the buffers 20a to 20n under the control of the master processor 10 so that the bootstrap program from the master processor 10 is loaded into the RAMs 19a to 19n. Control the flow of data. When the bootstrap program from the master processor 10 is finished loading into the RAMs 19a to 19n, the reset control unit 15 resets signals to the respective slave processors 18a to 18n under the control of the master processor 10. To supply. When the reset signal from the reset controller 15 is supplied to the slave processors 18a to 18n, each slave processor 18a to 18n executes the bootstrap program loaded in the RAMs 19a to 19n belonging to it. Read and perform initial operation.
예를들어, 슬레이브 프로세서(18a)가 마스터 프로세서(10)측에 부트 스트랩 프로그램의 로딩을 요구한 경우, 마스터 프로세서(10)는 ROM(11), RAM(l2) 및 보조기억장치(13)에 저장되어 있는 부트 스트랩 프로그램을 읽어내어 RAM(19a)측으로 보낸다. 이때, 버스제어부(14)는 마스터 프로세서(10)의 제어에 따라 버퍼(20a)측으로 제어신호를 보내 마스터 프로세서(10)로부터의 부트 스트랩 프로그램이 RAM(19a)측으로For example, when the slave processor 18a requests loading of the bootstrap program from the master processor 10 side, the master processor 10 sends the ROM 11, the RAM 1 2 and the auxiliary memory 13 to the master processor 10. The stored bootstrap program is read and sent to the RAM 19a. At this time, the bus controller 14 transmits a control signal to the buffer 20a side under the control of the master processor 10 so that the bootstrap program from the master processor 10 is transferred to the RAM 19a side.
로딩되도록 데이타의 흐름을 제어한다. 마스터 프로세서(10)로부터의 부트 스트랩 프로그램이 RAM(19a)에 로딩 완료되면 리세트 제어부(15)는 마스터 프로세서(10)의 제어에 따라 슬레이브 프로세서(18a)측으로 리세트 신호를 공급한다. 리세트 제어부(15)로부터의 리세트 신호가 슬레이브 프로세서(18a)에 공급되면, 슬레이브 프로세서(18a)는 RAM(19a)에 로딩된 부트 스트랩 프로그램을 읽어들며 초기동작을 수행한다. 이상 설명한 바와 같은 방법으로 각 슬레이브 부트 스트랩 프로그램(18b∼18n)도 필요한 부트 스트랩 프로그램을 마스터 프로세서(10)측으로부터 공급받게 된다.Control the flow of data to be loaded. When the bootstrap program from the master processor 10 is loaded into the RAM 19a, the reset controller 15 supplies a reset signal to the slave processor 18a under the control of the master processor 10. When the reset signal from the reset control unit 15 is supplied to the slave processor 18a, the slave processor 18a reads the bootstrap program loaded in the RAM 19a and performs an initial operation. As described above, each slave bootstrap program 18b to 18n also receives the necessary bootstrap program from the master processor 10 side.
한편, 각 RAM(19a∼19n)의 일부 저장영역에 부트 스트랩 프로그램을 저장하고 나머지 저장영역은 각 슬레이브 프로세서(18a∼18n)의 데이타 처리용으로 사용할 수 있으므로, 각 슬레이브 프로세서(l8a∼18n)용으로 구비되어 있는 기존의 RAM을 사용하여 부트 스트랩 프로그램을 로딩할 수 있다. 따라서, 부트 스트랩 프로그램을 저장하기 위한 별도의 ROM을 구비하지 않아도 되므로 다중 프로세서 시스템의 회로부피를 감소시킬 수 있다.On the other hand, the bootstrap program can be stored in some storage areas of each of the RAMs 19a to 19n, and the remaining storage areas can be used for data processing of each slave processor 18a to 18n. Bootstrap programs can be loaded using existing RAM. Therefore, since a separate ROM for storing the bootstrap program does not have to be provided, the circuit volume of the multiprocessor system can be reduced.
또한, 부트 스트랩 프로그램을 변경시킬 경우 마스터 프로세서(10)에 의해 직접 부트 스트램 프로그램을 변경시키거나 마스터 프로세서(10)에 접속된 외부 시스템을 이용하며 부트 스트랩 프로그램을 변경할 수 있으므로 부트 스트랩 프로그램을 효율적으로 유지관리할 수 있다.In addition, when changing the bootstrap program, the bootstrap program can be efficiently changed by directly changing the bootstrap program by the master processor 10 or by using an external system connected to the master processor 10 and changing the bootstrap program. Can be maintained.
이상 설명에서는 부트 스트랩 프로그램을 관리하기 위해 별도의 마스터 프로세서(10)를 사용한 것으로 설명하였으나 이에 한정되는 것은 아니고 기존의 다중 프로세서 시스템에 구비된 마스터 프로세서를 이용하여 부트 스트랩 프로그램을 관리할 수도 있다.In the above description, the separate master processor 10 is used to manage the bootstrap program. However, the present invention is not limited thereto, and the bootstrap program may be managed using a master processor provided in the existing multiprocessor system.
상술한 바와 같이, 본 발명은 전전자 교환기 등에서와 같이 복수의 프로세서를 구비하는 시스템에 적용하는 경우에 부트 스트랩 프로그램을 저장하기 위한 ROM을 구비하지 않아도 되므로, 시스템의 회로부피를 감소시키고 부트 스트랩 프로그램을 자유롭게 변경시킬 수 있어 부트 스트랩 프로그램의 유지관리를 용이하게 할 수 있게 된다.As described above, the present invention does not have to include a ROM for storing the bootstrap program when applied to a system having a plurality of processors, such as in an electronic switch, so that the circuit volume of the system is reduced and the bootstrap program is reduced. Can be changed freely, making it easier to maintain the bootstrap program.
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765391B2 (en) | 2006-02-09 | 2010-07-27 | Nec Electronics Corporation | Multiprocessor system and boot-up method of slave system |
| KR101118111B1 (en) * | 2005-07-08 | 2012-03-12 | 엘지전자 주식회사 | Mobile communication terminal and booting method thereof |
| WO2012047043A2 (en) * | 2010-10-06 | 2012-04-12 | 주식회사 유니듀 | Booting device and method thereof |
| KR101255382B1 (en) * | 2005-01-22 | 2013-04-17 | 텔레폰악티에볼라겟엘엠에릭슨(펍) | Operating-system-friendly bootloader |
| KR101275752B1 (en) * | 2005-12-06 | 2013-06-17 | 삼성전자주식회사 | Memory system and booting method thereof |
-
1992
- 1992-06-11 KR KR1019920010145A patent/KR970002882B1/en not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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