KR970000820B1 - 바운더리 스캔 구조의 테스트 데이타 입력 장치 - Google Patents

바운더리 스캔 구조의 테스트 데이타 입력 장치 Download PDF

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Abstract

내용 없음.

Description

바운더리 스캔 구조의 테스트 데이타 입력 장치
제1도는 바운더리 스캔 구조에 테스트 데이타를 입력하기 위한 종래장치의 블럭도.
제2도는 본 발명에 따른 바운더리 스캔 구조의 데이타 입력 장치의 블럭도.
제3도는 본 발명에 따른 바운더리 스캔 구조의 데이타 입력 장치의 주요 부분 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 제어회로 11 : 프로세서
12 : 디코더 20 : TCK 형성회로
30 : 병직렬 시프트 레지스터 40 : 비교회로
41 : 버퍼 42 : 2진 계수기
43 : 비교기 50 : 집적회로
본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary-Scan Architecture)에 관한 것으로서, 더욱 상세하게는 바운더리 스캔 구조의 입/출력 셀에 테스트 데이타 입력을 병렬로 인가할 수 있는 바운더리 스캔 구조의 테스트 데이타 입력 장치에 관한 것이다.
IEEE에서는 집적회로의 구성 요소들이 요구되는 기능을 정확히 수행하는지, 또는 각 구성 요소들이 정확하게 서로 연결되었는지, 또는 각 구성 요소들이 요구되는 기능을 정확하게 수행할 수 있도록 상호작용을 하는지를 감시하는데 필요한 바운더리 스캔 구조를 IEEE1149.1에 규정하였다.
이 규정에 의하면, 바운더리 스캔 구조에서는 최소한 테스트 클럭(Test Clock : 이하, TCK라 함), 테스트 데이타 입력(Test Data Input : 이하, 테스트 데이타라 함), 테스트 데이타 출력(Test Data Output : 이하, TDO라 함) 및 테스트 모드 선택(Test Mode Select : 이하, TMS라 함) 신호들을 위한 단자를 필요로 한다. 여기서, TCK는 IEEE 규정에 의한 집적회로의 로직용 테스트 클럭이며, 테스트 데이타는 상술한 규정의 집적회로의 로직을 테스트하기 위한 테스트 명령 및 데이타를 의미한다. 테스트 데이타는 TCK의 상승에지에서 샘플링되어 테스트하기 위한 로직에 인가된다.
또한, TDO는 상술한 규정에 의한 집적회로로부터 로직을 테스트하기 위하여 직렬로 출력하는 테스트 명령 및 데이타로서, TDO는 TCK의 하강 에지에서 상태가 변화되어야 한다. 또한, TMS는 상술한 규정에 의한 집적회로의 로직을 테스트하기 위한 모드를 설정하는 신호로서, TCK는 상승 에지에서 샘플링되어 출력된다.
상술한 신호들을 이용하여 집적회로를 바운더리 스캐닝하기 위한 종래의 간단한 구조가 제1도에 도시되어 있다.
도면에서 부호(1)는 상술한 바와 같은 TCK, 테스트 데이타, TDO, TMS를 갖는 집적회로이며, 부호(2)는 집적회로(1)를 바운더리 스캐닝하기 위한 프로세서이다. 프로세서(2)에 연결된 어드레스용 디코더(3)는 프로세서(2)로부터 인가되는 어드레스 신호를 디코딩하여 D플립플롭(D1-D4)에 선택적으로 클럭신호를 인가하도록 구성되어 있다. 이때, D플립플롭(D1-D3)의 입력 단자(D)는 프로세서(2)와 데이타 버스를 통하여 연결되어 있고, 그 출력 단자(Q)는 각각 TCK, 테스트 데이타, TMS를 입력하기 위한 집적회로(1)의 단자들(I1, I2, I3)에 연결되어 있다. 또한, D플립플롭(D4)의 입력 단자(D)는 TDO를 출력하는 집적회로(1)의 단자(O1)에 연결되어 있고, 그 출력 단자(Q)는 어드레스 버스를 통하여 프로세서(2)와 연결되어 있다.
즉, 프로세서(2)는 어드레스 버스를 통하여 TCK, TMS, 테스트 데이타를 플립플롭( D1, D2, D3)에 각각 저장하여 두고, 어드레스용 디코더(3)를 이용하여 D플립플롭(D1, D2또는 D3)에 선택적으로 클럭신호를 인가하므로서, D플립플롭(D1, D2 또는 D3)에 저장된 TCK, 테스트 데이타 또는 TMS가 집적회로(1)에 인가되게 하는 것이다. 또한, 프로세서(2)는 어드레스용 디코더(3)를 이용하여 D플립플롭(D4)에 선택적으로 클럭신호를 인가하므로써, 집적회로(1)의 TDO를 선택적으로 입력하는 것이다.
그러나, 이러한 바운더리 스캔 구조에서는 테스트 데이타가 TCK에 동기되어 직렬로 집적회로에 인가되어야 한다. 따라서, 프로세서(2)가 집적회로(1)에 테스트 데이타를 입력하는데는 많은 시간이 소요되므로 바운더리 스캐닝을 위한 시간이 과도하게 필요하다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은, 바운더리 스캔 구조에 인가되는 테스트 데이타를 병렬로 미리 저장시켜 놓고, 프로세서에서 사용되는 시스템 클럭을 TCK로 이용하여 병렬로 저장된 테스트 데이타를 바운더리 스캔 구조에 고속으로 인가하게 하므로써, 테스트 데이타를 바운더리 스캔 구조를 입력하는데 필요한 시간을 단축한 바운더리 스캔 구조의 테스트 데이타 입력 장치를 제공하는 데 있다.
이러한 목적을 달성하기 위한 본 발명의 특징은, 바운더리 스캔 구조에 테스트 데이타를 입력하는 장치에 있어서, 시스템 클럭에 동기되어 로딩신호를 선택적으로 출력하며 데이타 버스를 통하여 병렬로 테스트 데이타를 출력하며, 출력되는 테스트 데이타의 갯수에 대한 정보를 공급하는 제어회로와; 상기 제어회로로부터 로딩신호가 인가되면 상기 데이타 버스를 통하여 테스트 데이타를 병렬로 입력하고, 반전 TCK에 동기되어 입력된 테스트 데이타를 직렬로 바운더리 스캔 구조에 인가하는 병직렬 시프트 레지스터와; 상기 시스템 클럭 및 상기 로딩신호를 조합하여 TCK 및 반전 TCK를 형성 및 출력하며, 리세트신호의 인가시에 리세트되는 TCK 형성회로와; 상기 TCK 형성회로의 반전 TCK를 계수하여 계수된 값이 상기 데이타 버스를 통하여 인가되는 테스트 데이타의 갯수와 동일할 때에 리세트 신호를 출력하는 비교회로를 구비하는 바운더리 스캔 구조의 테스트 데이타 입력회로에 있다.
이하, 본 발명의 일 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 바운더리 스캔 구조의 테스트 데이타 입력 장치의 회로도로서, 도시된 바와 같이 제어회로(10), TCK 형성회로(20), 병직렬 시프트 레지스터(30) 비교회로(40) 및 집적회로(50)를 포함하고 있다. 이때, 집적회로(50)는 바운더리 스캔 구조를 갖는 집적회로이다.
상술한 구성의 테스트 데이타 입력회로에서 제어회로(10)는 도시된 바와 같이 프로세서(11) 및 디코더(12)로 구성되어 있다. 이때, 프로세서(11)는 발진회로(60)의 시스템 클럭(SCK)에 동기되어 데이타 버스를 통하여 테스트 데이타를 병렬로 상기 병직렬 시프트 레지스터(30)에 인가하는 한편, 비교회로(40)에는 병렬로 출력하는 테스트 데이타의 갯수를 인가하도록 구성한다. 또한 프로세서(11)는 어드레스 버스(AB)를 통하여 어드레스 신호를 디코더(12)에 인가하며, 디코더(12)는 프로세서(11)의 입출력 제어단자(I/O)가 하이레벨일때에 어드레스 신호를 입력하게 구성된다. 그리고, 디코더(12)는 어드레스 신호를 디코딩하여 로딩신호를 선택적으로 출력하도록 구성된다. 이러한 디코더(12) 역시 발진회로(60)의 시스템 클럭에 동기되어 구동하도록 구성되어 있다.
상기 제어회로(10)에 연결되어 있는 TCK 형성회로(20)는 도시된 바와 같이 발진회로(60)의 시스템 클럭(SCK)과 제어회로(10)의 로딩신호를 앤드게이트(A1)에서 조합하도록 되어 있으며, 앤드게이트(A1)의 출력은 D플립플롭(D1)의 클럭단자(CK)에 인가되도록 구성되어 있다. 이때, D플립플롭(D1)은 그 입력 단자(D)가 전원(Vcc)에 연결되어 있으며, 앤드게이트(A2)는 D플립플롭(D1)의 출력과 시스템 클럭(SCK)을 조합하도록 구성되어 있다. 그리고, TCK 발생회로(20)는 인버터(I1)에 의하여 반전된 시스템 클럭(SCK)과 D플립플롭(D1)의 출력이 앤드게이트(A3)에서 조합되도록 구성되어 있다.
후술하는 설명에서 알 수 있는 바와 같이 앤드게이트(A2)의 출력은 병직렬 시프트 레지스터(30)의 클럭으로 사용하는 반전 TCK이며, 앤드게이트(A3)의 출력을 본 발명에서는 TCK로 사용한다.
앤드게이트(A2)의 반전 TCK를 클럭으로 사용하는 병직렬 시프트 레지스터(30)는 상기 제어회로(10)로부터 로딩신호가 인가될 때에 데이타 버스(DB)를 통하여 인가되는 테스트 데이타를 병렬로 입력하며, 입력된 테스트 데이타를 반전 TCK에 동기되어 직렬로 집적회로(50)의 테스트 데이타 입력단자에 인가하도록 구성되어 있다.
비교회로(40)는 도시된 바와 같이 버퍼(41)가 프로세서(11)에 연결되어 있으며, 버퍼(41)는 로딩신호에 동기되어 프로세서(11)로부터 인가된 테스트 데이타의 갯수를 출력하도록 구성된다. 또한, 비교회로(40)는 상기 TCK 형성회로(20)의 반전 TCK를 2진 계수기(42)로 계수하도록 구성되어 있다. 그리고, 비교회로(40)는 비교기(43)를 이용하여 버퍼(41)를 통하여 인가된 테스트 데이타의 갯수와 계수기(42)에 계수된 값이 동일할 때에 리세트신호를 출력하도록 구성된다. 이때, 본 발명에서는 비교기(43)의 리세트신호에 의하여 상기 D플립플롭(D1)과 계수기(42)가 리세트되도록 구성되어 있다.
이와 같이 구성된 본 발명에 따른 바운더리 스캔 구조의 테스트 데이타 입력회로에서 프로세서(11)의 입출력 제어단자(I/O)가 제3도에 도시된 바와 같이 시점(t1)에서 하이레벨 상태가 되면, 디코더(12)는 어드레스 버스(AB)를 통하여 인가된 어드레스 신호를 디코딩하여 로딩신호를 출력한다. 이와 같이 입출력 제어단자(I/O)의 출력 로직이 시스템 클럭(SCK)과 동기되지 않은 이유는 이 분야에서 통상의 지식을 가진 자가 아는 바와 같이 프로세서는 시스템 클럭에 비하여 약간 빨리 출력을 변화시키기 때문이다. 따라서, 병직렬 시프트 레지스터(30)는 데이타 버스(DB)를 통하여 테스트 데이타를 병렬로 입력하고, 버퍼(BF1)는 테스트 데이타의 갯수를 입력하게 될 것이다.
이때, 앤드게이트(A1)는 그 일입력단에 시스템 클럭(SCK)이 인가되므로 제3도에 도시된 바와 같이 일시적으로 하이레벨의 로직을 출력하나 D플립플롭(D1)은 앤드게이트(A1)의 하이레벨 로직에 의하여 리세트되기전까지는 하이레벨의 로직을 출력하게 될 것이다.
앤드게이트(A2)는 이러한 D플립플롭(D1)의 출력과 발진회로(60)의 시스템 클럭(SCK)을 논리곱하므로 제3도에 도시된 바와 같이 D플립플롭(D1)이 하이레벨의 로직을 출력하는 동안에 시스템 클럭(SCK)과 동일한 클럭을 출력하며, 이 클럭을 본 명세서에서는 상술한 바와 같이 반전 TCK라 칭하였다.
또한, 앤드게이트(A3)는 인버터(I1)에 의하여 반전된 시스템 클럭(SCK)과 D플립플롭(D1)의 출력을 조합하므로 제2도에 도시된 바와 같이 반전 TCK가 반전된 클럭을 출력하며, 이 클럭은 후술하는 바와 같이 바운더리 스캐닝을 위한 TCK로 사용한다.
이때, 병직렬 시프트 레지스터(30)는 반전 TCK에 동기되어 병렬로 로딩되었던 테스트 데이타를 순차적으로 출력하며, TCK는 집적회로(50)의 TCK 입력단자에 인가되므로 집적회로(50)는 TCK의 상승에지에 동기되어 테스트 데이타를 순차적으로 입력하게 된다.
한편, 계수기(42)의 클럭단자(CK)에는 반전 TCK가 인가되므로 계수기(42)는 반전 TCK의 갯수를 계수한다. 본 실시예에서는 병직렬 시프트 레지스터(30)에 병렬로 인가되는 테스트 데이타는 8개로 하였다. 따라서, 버퍼(41)에 인가되는 테스트 데이타의 갯수 역시 8개이므로 계수기(42)가 8개의 반전 TCK를 계수하였을 때에 로우레벨의 리세트신호를 출력한다.
이러한 리세트신호에 의하여 D플립플롭(D1) 및 계수기(42)는 리세트되므로 상기 병직렬 시프트 레지스터(30)는 테스트 데이타의 출력을 중단하게 될 것이다.
이러한 과정을 수행한 후에는 프로세서(11)는 상술한 바와 같이 입출력 제어단자(I/O)를 다시 하이레벨 상태로 변환시키고, 어드레스 버스를 통하여 디코더(12)로 하여금 로딩신호를 출력하게 하는 어드레스신호를 출력하는 한편, 데이타 버스(DB)를 통하여 테스트 데이타 및 그 갯수에 대한 정보를 출력하므로서, 테스트 데이타를 계속하여 집적회로(50)에 인가할 수 있다.
즉, 본 발명은 병직렬 시프트 레지스터(30)에 테스트 데이타를 병렬로 저장시킨 후에 TCK 형성회로(20) 및 비교회로(40)를 이용하여 시스템 클럭(SCK)에 동기되며 테스트 데이타의 갯수에 해당하는 반전 TCK 및 TCK를 형성케 하는 것이다. 그리고, 병직렬 시프트 레지스터(30)는 반전 TCK에 동기되어 저장된 테스트 데이타를 집적회로(50)에 인가하므로써, 집적회로(50)는 TCK의 상승에지에 동기되어 테스트 데이타를 직렬로 입력할 수 있는 것이다.
따라서, 본 발명은 프로세서가 집적회로에 테스트 데이타를 입력하는데 소요되는 시간을 단축할 수 있게 되어 프로세서의 효율성을 높일 수 있다는 효과가 있다.

Claims (3)

  1. 바운더리 스캔 구조에 테스트 데이타를 입력하는 장치에 있어서, 시스템 클럭에 동기되어 로딩신호를 선택적으로 출력하며 데이타 버스를 통하여 병렬로 테스트 데이타를 출력하고, 출력되는 테스트 데이타의 갯수에 대한 정보를 공급하는 제어회로와; 상기 제어회로로부터 로딩신호가 인가되면 상기 데이타 버스를 통하여 테스트 데이타를 병렬로 입력하고, 반전 TCK에 동기되어 입력된 테스트 데이타를 직렬로 바운더리 스캔 구조에 인가하는 병직렬 시프트 레지스터와; 상기 시스템 클럭 및 상기 로딩신호를 조합하여 TCK 및 반전 TCK를 출력하며, 리세트신호의 인가시에 리세트되는 TCK 형성회로와; 상기 TCK 형성회로의 반전 TCK를 계수하여 계수된 값이 상기 데이타 버스를 통하여 인가되는 테스트 데이타의 갯수와 동일할 때에 리세트신호를 출력하는 비교회로를 구비하는 바운더리 스캔 구조의 테스트 데이타 입력회로.
  2. 제1항에 있어서, 상기 TCK 형성회로는, 상기 시스템 클럭과 로딩신호를 조합하는 제1앤드게이트와; 전원에 입력단자가 연결되어 있으며, 상기 제1앤드게이트의 출력을 클럭으로 사용하고 상기 리세트신호에 의하여 선택적으로 리세트되는 D플립플롭과; 상기 D플립플롭의 출력과 상기 시스템 클럭을 조합하여 상기 반전 TCK을 출력하는 제2앤드게이트와; 상기 시스템 클럭이 반전된 신호와 상기 D플립플롭의 출력을 조합하여 상기 TCK를 출력하는 제3앤드게이트를 구비하는 바운더리 스캔 구조의 테스트 데이타 입력장치.
  3. 제2항에 있어서, 상기 비교회로는 상기 로딩신호에 따라 상기 데이타 버스를 통하여 인가되는 테스트 데이타 갯수에 대한 정보를 입력하는 버퍼와; 상기 TCK를 계수하는 계수기와; 상기 버퍼를 통하여 인가되는 상기 테스트 데이타의 갯수와 상기 계수기의 계수값이 동일할 때에 리세트신호를 출력하는 비교기를 구비하는 바운더리 스캔 구조의 테스트 데이타 입력장치.
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* Cited by examiner, † Cited by third party
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KR100335354B1 (ko) * 1999-01-11 2002-05-06 듀아키시즈 가부시키가이샤 통신 소자 및 이것을 사용한 통신 장치

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