KR960043169A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
반도체 소자의 트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR960043169A KR960043169A KR1019950010735A KR19950010735A KR960043169A KR 960043169 A KR960043169 A KR 960043169A KR 1019950010735 A KR1019950010735 A KR 1019950010735A KR 19950010735 A KR19950010735 A KR 19950010735A KR 960043169 A KR960043169 A KR 960043169A
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- silicide
- gate
- oxide film
- sides
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 229910021332 silicide Inorganic materials 0.000 claims abstract 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract 4
- 238000000034 method Methods 0.000 claims abstract 3
- 125000006850 spacer group Chemical group 0.000 claims 5
- 239000000758 substrate Substances 0.000 claims 3
- 238000000151 deposition Methods 0.000 claims 2
- 238000005530 etching Methods 0.000 claims 2
- 239000012535 impurity Substances 0.000 claims 2
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로서, 다결정 실리콘 전극 트랜지스터에 있어서, 다결정 실리콘으로 게이트 전극을 형성한 후, 게이트 전극의 양측에 실리사이드 스페이서를 형성하므로써 워드라인 전체를 실리사이드로 구성하는 경우 발생하는 게이트 산화막의 물리적 스트레스와 다결정 실리콘 게이트의 높은 저항을 감소시키고, 또한 금속배선의 중간접합이 요구되는 매우 긴 워들라인 사용시 접적소자의 면적을 감소시키는 효과를 얻을 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 따른 반도체 소자의 트랜지스터 제조공정단게를 도시한 단면도.
Claims (4)
- 반도체기판상에 게이트 산화막을 형성하는 공정과 ,상기 게이트 산화막상에 다결정실리콘층 패턴으로된 일련의 게이트전극을 형성하는 공정과, 전체구조 상부에 실리사이드막을 중착하는 공정과, 상기 실리사이드막을 포토 마스크를 이용 식각하여 상기 게이트 전극의 양측에 스페이서를 형성하는 공정과, 상기 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체 기판에 저농도로 불순물을 이온주입하는 공정과, 전체구조 상부에 산화막을 중착하는 공정과, 상기 산화막을 식각하여 게이트 전극 양측벽에 형성된 실리사이드 스페이서 양측에 산확막으로된 스페이서를 영성하는 공정과, 상기 산화막 스페이서에 의해 노출되어 있는 게이트전극 양측의 반도체기판에 고농도로 불순물을 이입주입하여 소오스/드레인 전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트산화막을 70∼150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 게이트 산화막은 실리사이드 스페이서 형성 공정단계까지 일정 두께가 유지되도록 한 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제1항에 있어서, 상기 실리사이드 스페이서 및 산화막 스페이서 형성을 위해 실리사이드막과 산화막을 화학증착법으로 증학하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950010735A KR100357299B1 (ko) | 1995-05-02 | 1995-05-02 | 반도체소자의트랜지스터제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950010735A KR100357299B1 (ko) | 1995-05-02 | 1995-05-02 | 반도체소자의트랜지스터제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960043169A true KR960043169A (ko) | 1996-12-23 |
KR100357299B1 KR100357299B1 (ko) | 2003-01-24 |
Family
ID=37490336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950010735A KR100357299B1 (ko) | 1995-05-02 | 1995-05-02 | 반도체소자의트랜지스터제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100357299B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100438665B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 엠배디드 메모리 소자의 제조방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60115265A (ja) * | 1983-11-28 | 1985-06-21 | Nec Corp | 半導体装置及びその製造方法 |
JPS6362379A (ja) * | 1986-09-03 | 1988-03-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1995
- 1995-05-02 KR KR1019950010735A patent/KR100357299B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100357299B1 (ko) | 2003-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970053971A (ko) | 정전기 방지용 트랜지스터 및 그의 제조방법 | |
KR960043169A (ko) | 반도체 소자의 트랜지스터 제조방법 | |
KR960035905A (ko) | 드레인 오프셋 구조의 박막 트랜지스터 제조 방법 | |
KR940012653A (ko) | 박막트랜지스터 제조방법 | |
KR960035909A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
KR950004584A (ko) | 오프셋 구조의 다결정 실리콘 박막 트랜지스터 제조방법 | |
KR970054416A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
KR960039215A (ko) | 박막트랜지스터 오믹콘택형성방법 | |
KR970054171A (ko) | 액세스(Access) 트랜지스터에 대한 드라이브(Driver) 트랜지스터의 셀 비율 증대 방법 | |
KR940015678A (ko) | 반도체 소자의 폴리실리콘 레지스터 제조방법 | |
KR940016902A (ko) | 모스(mos) 트랜지스터 제조방법 | |
KR970054257A (ko) | 저도핑 드레인 구조의 박막 트랜지스터 및 그 제조 방법 | |
KR960035902A (ko) | 저도핑 드레인 구조의 박막 트랜지스터 제조 방법 | |
KR960042947A (ko) | 고집적 반도체 소자 및 그 국부 연결 방법 | |
KR970023879A (ko) | 박막트랜지스터 제조방법 | |
KR920013768A (ko) | 박막형 이중 게이트 구조의 트랜지스터 제조방법 | |
KR970053033A (ko) | 반도체 소자의 게이트 폴리사이드 형성방법 | |
KR960026959A (ko) | 저도핑 드레인(ldd) 구조의 모스 트랜지스터 및 그 제조방법 | |
KR960043290A (ko) | 이중 게이트 전극 구조의 박막 트랜지스터 및 그 제조 방법 | |
KR970054501A (ko) | 저도핑 드레인 구조의 박막 트랜지스터 제조 방법 | |
KR960035926A (ko) | 저도핑 드레인 구조의 박막 트랜지스터 제조 방법 | |
KR950012645A (ko) | 반도체 장치의 박막 트랜지스터 제조방법 | |
KR950024332A (ko) | 반도체 소자의 제조방법 | |
KR970003720A (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
KR910013508A (ko) | 텅스텐 실리사이드를 이용한 접속영역 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |