KR960042329A - 프로그램의 코드크기의 축소화를 지원하는 마이크로 프로세서 - Google Patents

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Abstract

본 마이크로 프로세서의 해독대상이 되는 명령은 1워드에 0.5워드 단위로 확장된 단어길이가 되도록 정의되어 있다. 외부메모리로부터 1워드단위로 페치된 명령은 하프워드단위로 독립 동작하는 명령버퍼(101,102), 셀렉터(103)를 통하여 해독레지스터(104)에 전송되고 해독부(105)에 의하여 해독된다. 명령버퍼(102)의 명령 격납상태는 기억부(110)에 기억된다. 제어부(109)는 해독부(105)로부터의 통지와 기억부(110)에 기억된 상태에 의거하여 명령버퍼(101,102)에 격납된 명령을 하프워드단위로 해독레지스터(104)에 전송하도록 셀렉터(103)를 제어한다.

Description

프로그램의 코드크기의 축소화를 지원하는 마이크로 프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 마이크로 프로세서의 명령비트 구성을 나타내는 도면, 제2A도는 2회의 절대 어드레스 지정으로 기술된 종래의 프로그램에, 제2B도는 어드레스 레지스터를 이용한 읽어내기 명령, 격납명령으로 기술된 종래의 프로그램, 제3도는 본 발명의 제1실시예에 관한 마이크로 프로세서의 구성을 나타내는 블록도, 제4도는 동 실시예에 관한 마이크로 프로세서의 명령해독(解讀)블록(100)의 상세한 구성을 나타내는 블럭도.

Claims (13)

  1. 프로그램의 코드크기의 축소화를 지원하는 마이크로 프로세서로서, 단어길이(w)가 w=a+nb(단, a는 이 해독기가 한 번에 해독하는 코드의 단어길이, b는 a보다 작은 +(플러스)정수, n은 0 이상의 정수)로 나타내어지는 명령을 해독하고, 적어도 단어길이(w)가 a인 명령과 단어길이(w)가 a+b인 명령을 해독하는 해독기와, 상기 해독기에 의한 해독결과에 의거하는 데이터처리를 실행하는 실행수단을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  2. 제1항에 있어서, 상기 b는 상기 a를 1워드로 한 경우에 하프워드인 것을 특징으로 하는 마이크로 프로세서.
  3. 제2항에 있어서, 선행읽기한 명령을 유지하는 명령버퍼와, 상기 명령버퍼의 명령의 하프워드단위에서의 격납상태를 기억하는 기억수단과, 상기 해독기에 의한 해독결과에 의거하여 다음에 해독할 코드의 단어길이가 하프워드인지 1워드인지를 판단하는 제1판단수단과, 상기 제1판단수단에 의하여 판단된 단어길이와 상기 기억 수단에서의 격납상태에 의거하여 상기 명령버퍼에 격납된 코드를 상기 해독기에 도입하도록 상기 명령버퍼를 제어함과 동시에, 그 격납상태를 갱신하는 제어수단을 더욱 포함하는 것을 특징으로 하는 마이크로 프로세서.
  4. 제3항에 있어서, 상기 해독기는 해독하는 1워드의 코드를 하프워드씩 분할하여 유지하는 상위측 해독레지스터와 하위측 해독 레지스터로 구성되고, 상기 명령버퍼는 가장 새롭게 페치한 1워드의 코드를 유지하는 제1레지스터와, 그 직전에 페치한 1워드의 코드를 유지하는 제2레지스터와, 상기 제어수단으로부터의 지시에 의거하여 복수의 코드로부터 선택한 하나의 코드를 상기 해독기에 전송하는 선택수단으로 구성되고, 상기 제1레지스터는 1워드의 코드를 하프워드씩 분할하여 유지하는 상위측 제1레지스터와 하위측 제1레지스터로 구성되고, 상기 제2레지스터는 1워드의 코드를 하프워드씩 분할하여 유지하는 상위측 제2레지스터와 하위측 제2레지스터로 구성되고, 상기 선택수단은 적어도 상기 상위측 제2레지스터와, 상기 하위측 제2레지스터와, 상기 하위측 해독 레지스터로부터 선택한 하나의 레지스터에 유지되어 있는 코드를 상기 상위측 해독 레지스터에 전송하는 상위측 선택수단과, 적어도 상기 하위측 제1레지스터와, 상기 상위측 제2레지스터와, 상기 하위측 제2레지스터로부터 선택한 하나의 레지스터에 유지되어 있는 코드를 상기 하위측 해독 레지스터에 전송하는 하위측 선택수단으로 구성되고, 상기 기억수단은 상기 상위측 제2레지스터 및 상기 하위측 제2레지스터의 어느것에도 코드가 유지되어 있지 않은 제1상태와, 상기 상위측 제2레지스터에는 코드가 유지되어 있지만, 상기 하위측 제2레지스터에는 코드가 유지되어 있지 않은 제2상태와, 상기 상위측 제2레지스터 및 상기 하위측 제2레지스터에 코드가 유지되어 있는 제3상태중 어느 하나의 격납상태를 기억하는 것을 특징으로 하는 마이크로 프로세서.
  5. 제4항에 있어서, 상기 제어수단은 상기 기억수단에 기억되어 있는 상태가 제2상태이며, 상기 제1판단수단에 의하여 다음에 해독할 코드의 단어길이가 1워드라고 판단된 경우에는 상기 상위측 선택수단이 상기 상위측 제2레지스터에 유지되어 있는 코드를 상기 상위측 해독 레지스터에 전송하고, 상기 하위측 선택수단이 상기 하위측 제1레지스터에 유지되어 있는 코드를 상기 하위측 해독 레지스터에 전송하도록 상기 선택수단을 제어하는 것을 특징으로 하는 마이크로 프로세서.
  6. 제4항에 있어서, 상기 제어수단은 상기 기억수단에 기억되어 있는 상태가 제3상태이며, 상기 제1판단수단에 의하여 다음에 해독할 코드의 단어길이가 하프워드라고 판단된 경우에는 상기 상위측 선택수단이 상기 하위측 해독 레지스터에 유지되어 있는 코드를 상기 상위측 해독 레지스터에 전송하고, 상기 하위측 선택수단이 상기 하위측 제2레지스터에 유지되어 있는 코드를 상기 하위측 해독 레지스터에 전송하도록 상기 선택수단을 제어함과 동시에 상기 기억수단에 기억하는 상태를 제2상태로 갱신하는 것을 특징으로 하는 마이크로 프로세서.
  7. 제4항에 있어서, 상기 제어수단은 상기 기억수단에 기억되어 있는 상태가 제2상태이며, 상기 제1판단수단에 의하여 다음에 해독할 코드의 단어길이가 하프워드라고 판단된 경우에는 상기 상위측 선택수단이 상기 하위측 해독 레지스터에 유지되어 있는 코드를 상기 상위측 해독 레지스터에 전송하고, 상기 하위측 선택수단이 상기 하위측 제2레지스터에 유지되어 있는 코드를 상기 하위측 해독 레지스터에 전송하도록 상기 선택수단을 제어함과 동시에 상기 기억수단에 기억하는 상태를 제3상태로 갱신하는 것을 특징으로 하는 마이크로 프로세서.
  8. 제3항에 있어서, 상기 기억수단에 기억된 격납상태와 상기 해독기에서의 해독결과에 의거하여 상기 해독기에 의하여 해독된 명령이 하프워드로 종료하는 외부메모리상의 위치에 위치되어 있던 서브루틴 분기명령인지 아닌지를 판단하는 제2판단수단을 구비하고, 상기 실행수단은 상기 명령이 하프워드로 종료하는 외부메모리상의 위치에 위치되어 있던 서브루틴 분기명령이라고 판단된 경우에는, 그 위치에 해당하는 메모리번지에 하프워드의 코드에 상당하는 번지를 가산한 메모리번지를 서브루틴으로부터의 복귀번지로 간주하여 서브루틴으로의 분기처리를 더욱 실행하는 것을 특징으로 하는 마이크로 프로세서.
  9. 프로그램의 코드크기의 축소화를 지원하는 마이크로 프로세서로서, 외부메모리에 접속되고, 메모리 억세스선의 어드레스를 유지하는 오퍼랜드 어드레스 버퍼와, 명령을 인출하는 인출(fetch)수단과, 상기 인출수단에 의하여 인출된 명령 중 메모리 억세스를 수반하는 명령을 검출하는 명령검출수단과, 상기 명령검출수단에 의하여 검출된 명령이 오퍼랜드 어드레스 버퍼에 유지되어 있는 어드레스를 억세스선으로서 지정하고 있는지 아닌지를 판정하는 판정수단과, 상기 판정수단에 의하여 지정되어 있다고 판정된 경우에는, 그 어드레스를 외부메모리에 출력하도록 상기 오퍼랜드 어드레스 버퍼를 제어하는 제1제어수단과, 지정되어 있지 않다고 판정된 경우에는, 그 명령의 오퍼랜드 어드레스를 오퍼랜드 어드레스 버퍼에 격납하여 그 어드레스를 외부메모리에 출력하도록 오퍼랜드 어드레스 버퍼를 제어하는 제2제어수단을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  10. 제9항에 있어서, 인터럽트 처리의 발생 및 종료를 검출하는 인터럽트 검출수단과, 상기 인터럽트 검출수단에 의하여 인터럽트 처리의 발생이 검출되면 상기 오퍼랜드 어드레스 버퍼에 유지되어 있는 어드레스를 스택에 퇴피하는 퇴피수단과, 상기 인터럽트 수단에 의하여 인터럽트 처리의 종료가 검출되면 스택에 퇴피되어 있던 어드레스를 상기 오퍼랜드 어드레스 버퍼에 복귀하는 복귀수단을 더욱 포함하는 것을 특징으로 하는 마이크로 프로세서.
  11. 프로그램의 코드크기의 축소화를 지원하는 마이크로 프로세서로서, 외부메모리에 접속되고, 직전으로부터 n회 전까지의 메모리 억세스의 n+1개의 어드레스를 유지하는 n+1단의 오퍼랜드 어드레스 버퍼를 가지는 버퍼 어레이와, 명령을 인출하는 인출수단과, 상기 인출수단에 의하여 인출된 명령 중 메모리 억세스를 수반하는 명령을 검출하는 명령검출수단과, 검출된 명령이 상기 버퍼 어레이 중의 어떤 오퍼랜드 어드레스 버퍼를 지정하는 정보를 포함하고 있는지 아닌지를 판정하는 판정수단과, 정보를 포함하고 있다고 판정된 경우, 그 정보로 지정된 오퍼랜드 어드레스 버퍼에 유지되어 있는 어드레스를 외부메모리에 출력하도록 버퍼 어레이를 제어하는 제1제어수단과, 정보를 포함하고 있지 않다고 판정된 경우, 그 명령의 오퍼랜드 어드레스를 오퍼랜드 어드레스 버퍼에 격납하고, 그 오퍼랜드 어드레스를 외부메모리에 출력하도록 버퍼 어레이를 제어하는 제2제어수단을 포함하는 것을 특징으로 하는 마이크로 프로세서.
  12. 제11항에 있어서, 상기 제2제어수단은, 상기 명령검출수단에 의하여 메모리 억세스를 내용으로 하는 명령이 검출될 때마다 버퍼 어레이내의 각 오퍼랜드 어드레스 버퍼에 유지되어 있는 어드레스를 순차 후단으로 시프트시키도록 제어하는 제1제어부와, 상기 제1제어브에 의한 시프트가 실행된 후에, 상기 인출수단에 의하여인출된 명령의 오퍼랜드 어드레스를 맨앞단의 오퍼랜드 어드레스 버퍼에 격납하도록 제어하는 제2제어부와, 상기 제2제어부에 의하여 격납된 어드레스를 외부메모리에 출력하도록 버퍼 어레이를 제어하는 제3제어부를 구비하는 것을 특징으로 하는 마이크로 프로세서.
  13. 제12항에 있어서, 인터럽트 처리의 발생 및 종료를 검출하는 인터럽트 검출수단과, 상기 인터럽트 검출수단에 의하여 인터럽트 처리의 발생이 검출되면, n+1단의 오퍼랜드 어드레스 버퍼에 유지되어 있는 어드레스를 스택에 퇴피하는 퇴피수단과, 상기 인터럽트 검출수단에 의하여 인터럽트 처리의 종료가 검출되면, 스택에 퇴피되어 있던 n+1개의 어드레스를 상기 n+1단의 오퍼랜드 어드레스 버퍼에 복귀하는 복귀수단을 더욱 포함하는 것을 특징으로 하는 마이크로 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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