KR960040043A - Electronic switchgear device - Google Patents

Abstract

본 발명은 전전자 교환기 망동기 장치에 관한 것으로, 전전자 교환기 망동기 장치를 구성함에 있어, 첫번째로 보조클럭 발생부의 위상차 제어를 주클럭과 자체발진클럭 위상차 데이타를 이용하므로 주클럭 발생부의 이상시 동시에 발생했던 보조클럭부의 이상문제는, 보조클럭 발생부가 주클럭 발생부로부터 받은 위상차 비교용 클럭과 자체 발진클럭의 위상차를 위상차 제어용 데이타로 이용하지 않고 주클럭 상태감시에 이용하면 보조클럭 발생부가 주클럭 발생부의 영향을 받지 않으므로 해결되고, 두번째로 클럭분배부에서 클럭발생부의 주클럭만을 이용하여 시시템을 공급하므로 인하여 주클럭상태가 나쁠때 시스템이 불안해지는 문제는, 이중화된 클럭 분배부가 각각 다른 클럭의 발생기로부터 기본클럭을 받아서 체배하고 분주하여 시스템에 공급하므로써 해결토록 한 것이다.The present invention relates to an all-electronic switch network device, in the configuration of the all-electronic switch network device, first, the phase difference control of the auxiliary clock generator using the main clock and the self-oscillating clock phase difference data, the abnormality of the main clock generator At the same time, the problem of the auxiliary clock part is that if the auxiliary clock generator uses the phase difference comparison clock received from the main clock generator and the phase difference between the self-oscillating clock as the phase difference control data and the main clock state monitoring is used, the auxiliary clock generator is mainly used. It is solved because it is not affected by the clock generator, and the system becomes unstable when the main clock is bad due to supplying the system by using only the clock clock of the clock generator. Receives the basic clock from the clock generator and multiplies and divides it into the system. It is solved by supplying.

Description

전전자 교환기 망동기 장치Electronic switchgear device

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음As this is a public information case, the full text was not included.

제3도는 본 발명 클럭 발생부의 위상차 측정부의 기능블럭도, 제4도는 본 발명 클럭 배분부의 기본 클럭선택 기능 블럭도.3 is a functional block diagram of a phase difference measuring unit of a clock generation unit of the present invention, and FIG. 4 is a basic clock selection function block diagram of a clock distribution unit of the present invention.

Claims (3)

외부로부터 동기용 기준 클럭(2.048MHz)을 수신하여 위상차 비교용 클럭(4KHz)을 발생하는 클럭수신부(10A, 10B)와; 상기 클럭수신부(10A, 10B)의 위상차 비교용 클럭에 자체 발진기의 클럭을 동기시켜 기본클럭(32.768MHz)을 발생시키는 클럭발생부(20A, 20B, 20C)와; 상기 클럭발생부(201, 20B, 20C)로부터 받아들인 3개의 클럭중 가장 양호한 하나를 선택하고 65.536 MHz로 체배한 다음 이를 분주하여 전/광 변환부(40A, 40B)에 의해 광으로 변환하여 교환기내 중앙데이타 링크부(50A, 50B)에 공급하고, 16.384MHZ로 체배한 다음 공간스위치(60A, 60B)로 필요한 클럭을 공급하는 블럭으로 이중화되어 있는 클럭분배부(30A, 30B)로 구성하는 망동기 장치에 있어서, 상기 클럭발생부는 주클럭 발생부 (20A)에서 제공되는 위상차 비교용 클럭(4KHz, 21)과 자체발진 클럭 (32.768MHz, 23)의 위상차를 측정하는 제1위상차 측정부(24)와; 동기용 클럭 수신부(10A)서 제공하는 위상차 비교용 클럭(4KHA, 22)과 자체발진 클럭(32.768MHz)의 위상차를 측정하는 제 2위상차 측정부(25)와; 상기 위상차 측정부(25)로부터 공통 메모리를 거치지 않고 직접 위상차 데이타를 읽어들여 주클럭 발생부(20A)의 상태를 감시하는 마이크로 프로세서(27)로 구성함을 특징으로 하는 전전자 교환기 망동기 장치.Clock receivers 10A and 10B which receive a synchronization reference clock (2.048 MHz) from the outside and generate a phase difference comparison clock (4 KHz); Clock generators 20A, 20B, and 20C which generate a basic clock (32.768 MHz) by synchronizing the clock of the self-oscillator with the phase difference comparison clocks of the clock receivers 10A and 10B; The best one of the three clocks received from the clock generators 201, 20B, and 20C is selected, multiplied by 65.536 MHz, and then divided and converted to light by the pre / optical converters 40A and 40B. A network composed of clock distribution units 30A and 30B, which are supplied to the central data link units 50A and 50B in the cabin, multiplied by 16.384MHZ, and then redundantly provided as blocks for supplying the necessary clocks to the space switches 60A and 60B. In the synchronous device, the clock generator includes a first phase difference measurer 24 that measures a phase difference between the phase difference comparison clocks 4KHz and 21 and the self-oscillating clocks 3232.768MHz and 23 provided from the main clock generator 20A. )Wow; A second phase difference measuring unit 25 for measuring a phase difference between the phase difference comparison clocks 4KHA and 22 provided by the synchronous clock receiving unit 10A and the self-oscillating clock (32.768MHz); And a microprocessor (27) for monitoring the state of the main clock generator (20A) by reading the phase difference data directly without passing through the common memory from the phase difference measuring unit (25). 제1항에 있어서, 상기 클럭분배부는 클럭발생부(20A, 20B, 20C)에서 제공한 3개의 기본클럭을 감시하여 그 상태를 기본클럭 선택번지 발생부에 출력하는 클럭상태 감시부(31A, 31B) 와; 상기 클럭상태 감시부(31A, 31B)에서 출력된 클럭중에서 정상인 두개의 기본클럭번지를 선별하여 출력하는 기본클럭 선택번지 발생부(32A, 32B)와; 상기 기본클럭 선택번지 발생부(31A, 31B)에서 출력된 두개의 번지중에서 하나만을 선택하여 기본클럭 선택부(34A, 34B)에 출력하는 이중화 제어부(33A, 33B)와; 상기 클럭발생부(20A, 20B, 20C)에서 제공한 3개의 기본 클럭중 이중화 제어부 (33A, 33B)에서 출력한 번지의 클럭을 출력하여 체배하고 분주하여 중앙 데이타와 공간스위치에 공급하는 기본클럭 선택부(34A, 34B)로 구성함을 특징으로 하는 전전자 교환기 망동기장치.The clock state monitoring unit (31A, 31B) according to claim 1, wherein the clock distribution unit monitors three basic clocks provided by the clock generators 20A, 20B, and 20C and outputs the state to the basic clock selection address generation unit. ) Wow; Basic clock selection address generators 32A and 32B for selecting and outputting two basic clock addresses that are normal among clocks output from the clock state monitors 31A and 31B; A redundancy control unit (33A, 33B) for selecting only one of the two addresses output from the basic clock selection address generator (31A, 31B) and outputting it to the basic clock selector (34A, 34B); Of the three basic clocks provided by the clock generators 20A, 20B, and 20C, a basic clock is selected by outputting, multiplying and dividing the clock of the address output from the redundancy control units 33A and 33B to the central data and the space switch. Electro-exchanger network synchronizer device characterized in that it comprises a portion (34A, 34B). 제2항에 있어서, 상기 이중화 제어부는 기본클럭 선택번지 발생부(32A)에서 출력되는 2개의 클럭번지 (X1, X2 ; Y1, Y2)를 각각 입력하여, 하이로 연결된 인에이블 단자에 의해 항상 1개의 클럭번지(X1, X2)를 기본 클럭 선택부의 번지로 선택토록 하는 제 1삼상 버퍼부 (33-1A, 33-2A)와; 기본클럭 선택번지 발생부(32B)에서 출력되는 2개의 클럭번지 (X1, X2 ; Y1, Y2)를 각각 입력하여, 로우로 연결된 인에이블 단자에 의해 항상 1개의 클럭번지(Y1, Y2)를 기본클럭 선택부의 번지로 선택토록 하는 제 2삼상 버퍼부(33-1B, 33-2B)로 구성함을 특징으로 하는 전전자 교환기 망동기 장치.3. The redundancy control unit of claim 2, wherein the redundancy control unit inputs two clock addresses (X1, X2; Y1, Y2) output from the basic clock selection address generation unit 32A, and is always 1 by an enable terminal connected high. First three-phase buffer units 33-1A and 33-2A for selecting two clock addresses X1 and X2 as addresses of the basic clock selection unit; Input two clock addresses (X1, X2; Y1, Y2) output from the basic clock selection address generator 32B, and always use one clock address (Y1, Y2) by the enable terminal connected low. And a second three-phase buffer unit (33-1B, 33-2B) to be selected as the address of the clock selection unit. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.