KR960032493A - 집적 회로 메모리 - Google Patents

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KR960032493A
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엘. 라츠 도노반
펭 테셍
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센트 비. 인그라이사
모토로라 인코포레이티드
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

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  • Static Random-Access Memory (AREA)
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Abstract

집적 회로 메모리(20)는 시스템 클럭 주파수 및 시스템 클럭 듀티 사이클에 무관한 자동 시간조절 기록펄스를 발생하는 기록 펄스 발생기(38)를 갖는다. 기록 펄스 발생기(38)는 지연 소자(56) 및 지연 소자(68)를 포함한다. 기록 펄스는 클럭 신호의 상승 에지상에서 트리거되며, 지연 소자(68)에 의해 제공된 지연 시간에 의해 결정되는 지속 기간을 갖는다. 지연 소자(56,68)는 단일 측면 지연을 제공하며, 집적 회로 메모리(20)의 프로세서, 전원 공급, 온도 변화를 보상한다.

Description

집적 회로 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 메모리의 블럭도,
제2도는 제1도 메모리의 기록 펄스 발생기의 논리 회로 및 블럭도.

Claims (3)

  1. 집적 회로 메모리에 있어서, 메모리 셀이 비트 라인과 워드라인에 연결된 다수의 메모리 셀; 다수의 메모리 셀에 연결되어, 입력 데이터에 상응하는 입력 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및 기록 논리 회로에 연결되어, 직접 회로 메모리의 기록 사이클 중에 입력 클럭 신호의 에지에 의해 트리거되고 소정의 지연에 의해 결정된 지속기간을 갖는 기록 펄스를 제공하며, 상기 기록 펄스의 지속기간은 입력 클럭 신호 듀티 사이클 및 주파수에 무관하게 되는, 기록 펄스 회로를 구비하는 집적 회로 메모리.
  2. 집적 회로 메모리에 있어서, 메모리 셀이 비트 라인과 워드 라인에 연결된 다수의 메모리 셀; 다수의 메모리 셀에 연결되어, 입력 데이터에 상응하는 데이터 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및 기록 논리 회로에 연결되어 소정 논리 상태의 기록 인에이블 신호 및 클럭 신호를 수신하는 기록 펄스 발생기로서, 상기 기록 펄스 발생기는 집적 회로 메모리의 기록 사이클 중에 기록 펄스를 제공하고, 상기 기록 펄스는 클럭 신호의 상승 에지에 의해 트리거되며 소정 지연에 의해 결정된 지속 기간을 갖고, 기록 펄스의 지속 기간은 입력 클럭 신호 듀티 사이클 및 주파수와 무관하게 되는, 상기 기록 펄스 발생기를 구비하는 집적 회로 메모리.
  3. 집적 회로 메모리에 있어서, 메모리 셀이 비트 라인과 워드 라인에 연결된 다수의 메모리 셀; 다수의 메모리 셀에 연결되어, 입력 데이터에 상응하는 데이타 신호를 기록 펄스에 따라 비트 라인에 제공하는 기록 논리 회로; 및 기록 논리 회로에 연결된 기록 펄스 발생기를 구비하는 집적 회로 메모리로서; 상기 기록 펄스 발생기가：입력 클럭 신호를 수신하는 제1입력 단자, 제2입력 단자, 및 출력 단자를 갖는 제1논리 게이트; 입력 클럭 신호를 수신하는 입력 단자, 및 출력 단자를 갖는 제1지연 소자; 제1지연 소자의 출력 단자에 연결된 입력 단자, 및 제1논리 게이트의 제2입력 단자에 연결된 출력 단자를 갖는 제1인버터; 제1논리 게이트의 출력 단자에 연결된 입력 단자, 및 출력 단자를 갖는 제2인버터; 제2인버터의 출력 단자에 연결된 제1입력 단자, 제2입력 단자, 및 출력 단자를 갖는 제2논리 게이트; 제2논리 게이트의 출력 단자에 연결된 제1입력 단자, 제2입력 단자, 및 기록 펄스를 제공하는 제2논리 게이트의 제2입력 단자에 연결된 출력 단자를 갖는 제3논리 게이트; 및 제3논리 게이트의 출력 단자에 연결된 입력 단자. 및 제3논리 게이트의 제2입력 단자에 연결된 출력 단자를 구비하게 되는, 집적 회로 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960004239A 1995-02-24 1996-02-23 집적 회로 메모리 KR100328161B1 (ko)

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US393,790 1995-02-24

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