Claims (7)
반도체 기판 상부에 하부절연층, 제1도전층 및 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제1감광막패턴을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제1절연막을 식각하여 언더컷을 형성하는 공정과, 상기 감광막패턴을 마스크로하여 상기 제1도전층과 하부 절연층을 순차적으로 식각하여 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 전체표면상부에 제2절연막을 일정두께 형성하는 공정과, 상기 제2절연막을 이방성식각하여 제2절연막 스페이서를 형성하는 공정과, 전체표면상부에 제2도전층을 일정두께 형성하는 공정과, 저장전극마스크를 이용하여 상기 하부절연층이 노출되도록 식각하는 공정과, 상기 노출된 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 제조방법.Sequentially forming a lower insulating layer, a first conductive layer, and a first insulating layer on the semiconductor substrate, forming a first photoresist pattern on the first insulating layer, and using the photoresist pattern as a mask. Forming an undercut by etching the insulating film, forming a contact hole by sequentially etching the first conductive layer and the lower insulating layer using the photosensitive film pattern as a mask, removing the photosensitive film pattern, and Forming a second thickness of the second insulating film on the surface, forming a second insulating film spacer by anisotropically etching the second insulating film, forming a second thickness of the second conductive layer on the entire surface, and a storage electrode Etching to expose the lower insulating layer by using a mask; and forming a storage electrode having an increased surface area by removing the exposed insulating layer. Method for manufacturing a capacitor of a semiconductor device.
제1항에 있어서, 상기 제1,2도전층은 단차피복비가 우수한 전도물질로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first and second conductive layers are formed of a conductive material having excellent step coverage ratio.
제1항에 있어서, 상기 제1,2절연막은 상기 제1,2도전층과 일정한 식각선택비 차이를 갖는 절연체로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the first and second insulating layers are formed of an insulator having a predetermined difference in etching selectivity from the first and second conductive layers.
제1항에 있어서, 상기 감광막패턴은 콘택마스크를 이용한 식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the photoresist pattern is formed by an etching process using a contact mask.
제1항에 있어서, 상기 언더컷은 상기 제1감광막패턴을 마스크로하는 습식방법의 등방성식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the undercut is formed by an isotropic etching process of a wet method using the first photoresist pattern as a mask.
제1항에 있어서, 상기 제2절연막 스페이서는 상기 콘택홀의 측벽과 상기 제1절연막의 언더컷 부분에 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the second insulating layer spacer is formed on sidewalls of the contact hole and undercut portions of the first insulating layer.
제1항에 있어서, 상기 노출된 절연막 식각공정은 상기 제1,2도전층과의 식각선택비 차이를 이용한 습식방법으로 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.The method of claim 1, wherein the exposed insulating layer etching process is performed by a wet method using a difference in etching selectivity from the first and second conductive layers.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.