KR960014197B1 - Distributed arithmetic unit - Google Patents
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Abstract
Description
제1도는 종래의 분산연산 이용한 8×8 이차원 이산여현 변환장치 블록도.1 is a block diagram of an 8x8 two-dimensional discrete cosine transform apparatus using a conventional distributed operation.
제2도는 본 발명의 파이프라인 분산연산을 이용한 8×8 이차원 이산여현 변환/역변환 처리장치 블록도.2 is a block diagram of an 8x8 two-dimensional discrete cosine transform / inverse transform processing apparatus using pipelined dispersion operation of the present invention.
제3도는 제2도 입력부의 상세 블록도.3 is a detailed block diagram of a second input unit;
제4도는 제2도 2단 파이프라인 구조의 일차원 변환부의 상세블록도.4 is a detailed block diagram of a one-dimensional transform unit of the second-stage pipeline structure of FIG.
제5도는 제4도 룩업테이블의 이용원리 설명도.5 is an explanatory view of the principle of use of the look-up table of FIG.
제6도는 제4도 다중입출력을 갖는 파이프라인 캐리저장형 분할분산 연산처리장치 블록도.FIG. 6 is a block diagram of a pipeline carry storage divisional processing unit having multiple inputs and outputs.
제7도는 제6도 파이프라인 캐리저장형 누적기의 상세블럭도.FIG. 7 is a detailed block diagram of the pipeline carry-on accumulator of FIG.
제8도는 제6도 파이프라인 비트순차 가산기의 상세블럭도.8 is a detailed block diagram of a pipeline bit sequential adder of FIG.
제9도는 제2도 2비트 병렬비트 순차형 행렬변환부의 상세 블록도.9 is a detailed block diagram of a 2-bit parallel bit sequential matrix transform unit of FIG.
제10도는 제9도 비트순차형 행렬변환부의 기본셀 블록도.10 is a basic cell block diagram of a bit sequential matrix conversion unit of FIG.
* 도면의 주요부분에 대한 부호의 설명.* Explanation of symbols for the main parts of the drawings.
100 : 입력부 110,120 : 지연 및 비트순차변환부100: input unit 110, 120: delay and bit sequential converter
130 : 부호확장부 200,400 : 2단 파이프라인 구조의 일차원 변환부130: code extension 200,400: one-dimensional transform unit of the two-stage pipeline structure
210 : 2비트 가감산부 220 : 순방향/역방향 동작선택기210: 2-bit adder / subtracter 220: Forward / reverse motion selector
230,230' : 룩업 테이블 240,240' : 파이프라인 캐리저장 누적기230,230 ': Lookup table 240,240': Pipeline carry storage accumulator
241 : 캐리저장 비트처리기 248 : 반가산가241: carry storage bit processor 248: half-added
220, 246,247, 250, 256, 280 : 멀티플렉서220, 246,247, 250, 256, 280: Multiplexer
261, 262 : 파이프라인 비트순차가산기261, 262: pipeline bit sequential adder
242,243,244, 264,266 : 전가산기 265,267, 268 : 래치242,243,244, 264,266: Full adder 265,267, 268: Latch
300 : 2비트 병렬 비트 순차형 행렬 변환부 310 : 행렬 변환기본 셀300: 2-bit parallel bit sequential matrix converter 310: matrix converter bone cell
311, 313 : 시프트 레지스터 312 : 멀티플렉서311, 313: shift register 312: multiplexer
500 : 출력부500: output unit
본 발명은 국제표준의 화상 및 멀티미디어 데이터의 압축알고리즘을 파이프라인 분산연산에 근거하여 고성능으로 처리할 수 있게하는 파이프라인 분산연산을 이용한 8×8 이차원 이산여현 변환/역변환 처리장치에 관한 것이다.The present invention relates to an 8x8 two-dimensional discrete cosine transform / inverse transform processing apparatus using pipeline distributed computation that enables high-performance processing of compression algorithms for international standard image and multimedia data based on pipeline distributed computation.
제1도는 종래의 분산연산을 이용한 8×8 이차원 이산여현 변환장치 블록도로서, 이에 도시된 바와같이 입력화소 12비트데이타를 입력받아 8싸이클동안 8개화소를 격납함과 동시에 시프트레지스터를 통해 비트순차로 변환하는 입력부(1)와, 이 입력부(1)의 출력신호를 입력받아 분산연산처리방식으로 이산여현 변환처리를 수행하여 비트 순차로 출력하는 횡방향 일차원 변환부(2)와, 이 횡방향 일차원 변환부(2)의 출려긴호를 병렬형태로 변환하는 직렬/병렬 변환부(3)와, 이 직렬/병렬 변환부(3)의 출력신호를 입력받아 저장한후 그 입력되는 행과 열의 순서를 바꿔어 출력하는 행렬변환메모리(4)와, 이 행렬변환메모리(4)의 출력신호를 직렬형태로 변환하여 비트순차로 출력하는 병렬/직렬 변환부(5)와, 이 병렬/직렬 변환부(5)의 출력신호를 입력받아 분산연산 처리방식으로 이산여현 변환처리를 수행하여 비트순차로 출력하는 종방향 일차원 변환부(6)와, 이 종방향 일차원 변환부(6)와, 이 종방향 일차원 변환부(6)의 출력신호를 입력받아 저장한 후 12비트의 병렬데이타를 출력하는 출력부(7)로 구성되어 있다.FIG. 1 is a block diagram of an 8x8 two-dimensional discrete cosine transforming apparatus using conventional distributed arithmetic. As shown in FIG. 1, a 12-bit data input is inputted to store 8 pixels for 8 cycles and a bit through a shift register. An input unit 1 for converting in sequence, a transverse one-dimensional transform unit 2 for receiving the output signal of the input unit 1 and performing discrete cosine transform processing in a distributed arithmetic method and outputting it in bit order; A serial / parallel converter 3 for converting the drawn symbol of the directional one-dimensional converter 2 into a parallel form, and an output signal of the serial / parallel converter 3, stored therein, and then the order of the input rows and columns A matrix conversion memory (4) for converting and outputting the data, a parallel / serial conversion section (5) for converting the output signals of the matrix conversion memory (4) in serial form, and outputting them in bit order; Distributed output by receiving output signal of (5) Inputs the longitudinal one-dimensional conversion unit 6, the longitudinal one-dimensional conversion unit 6, and the output signal of the longitudinal one-dimensional conversion unit 6 which perform discrete cosine conversion processing and output in bit order as a processing method. And an output unit 7 for receiving and storing 12-bit parallel data.
그러나, 상기와 같은 종래의 장치에 있어서는 일차원 연산처리 결과를 행렬변환 하기 위해 메모리를 이용하고, 이를 위해 순차형으로 나타나는 중간결과를 병렬데이타 형태로 변환하여야 하므로 그의 하드웨어 구조가 복잡해질뿐 아니라 비트순차 연산을 파이프 라인동작이 어려우며, 또한 이산여현 변환하는 일차원 변환부가 병렬 가산기 및 병렬 누산기를 사용하는 구조로 되어 있으므로 병렬연산 처리시에 캐리의 연산에 따른 전파지연으로 인해여 연산처리속도가 지연되어 성능향상에 한계가 뒤따르고, 순방향 및 역방향 변환기능의 공유를 위해 별도의 룩업 테이블을 사용하거나 매트릭스 분해과정을 2단계 적용하여 시스템을 복잡하게 구성하여야 하는 결점이 있었다.However, in the conventional apparatus as described above, a memory is used to matrix-transform the results of one-dimensional arithmetic processing, and for this purpose, intermediate results appearing in a sequential form must be converted into a parallel data form. It is difficult to pipeline the operation, and the one-dimensional conversion unit for discrete cosine conversion uses a parallel adder and a parallel accumulator.Therefore, the processing speed is delayed due to the propagation delay caused by the carry operation during parallel operation. There was a limit to the improvement, and the system had to be complicated by using a separate lookup table or two-step matrix decomposition to share the forward and reverse functions.
본 발명은 상기와 같은 종래의 결점을 감안하여 창안한 것으로, 병렬 다중화된 입출력 구조와 비트순차형 행렬 변환기를 이용함으로써 중간결과의 데이터 변환기능을 불필요하게 하여 변환처리 전과정이 비트순차 처리가 가능하게 하고, 또한 16개의 병렬 파이프라인 캐리저장 분할분산 연산기를 사용하여 8싸이클에 순방향 혹은 역방향의 이산여현 변환을 수행하게 함으로써 1클럭 씨이클에 1화소의 처리가 가능하고, 또한, 룩업 테이블의 분하과 어드레스의 절환을 이용하여 부가적인 연산없이 순방향 및 역방향 이산여현 변환기능을 동일한 룩업테이블에 의해 수행할 수 있게한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described drawbacks, and by using a parallel multiplexed input / output structure and a bit sequential matrix converter, the data conversion function of intermediate results is unnecessary, so that the entire conversion process can be performed in bit sequential processing. In addition, it is possible to process one pixel in one clock cycle by performing forward or reverse discrete cosine conversion in eight cycles by using sixteen parallel pipeline carry storage splitting and variance calculators. Using the conversion of, the forward and reverse discrete cosine transform functions can be performed by the same lookup table without any additional operation.
이와같은 본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.This invention is described in detail with reference to the accompanying drawings as follows.
제2도는 본 발명의 파이프라인 분산연산을 이용한 8×8 이차원 이산여현변환/역변환 처리장치 전체의 블록도이다. 이에 도시한 바와같이 12비트의 입력화소값을 8싸이클동안 8개 입력함과 동시에 이전에 입력된 8개의 화소값을 2비트 병렬로 비트순차 변환하여 출력하는 다중입력부(100)와, 2단 파이프라인 구조의 분산연산처리기가 8개 병렬로 구성되고, 상기 다중입력부(100)의 출력신호를 입력받아 횡방향 이산여현변환 혹은 역변환연산을 수행하여 2비트씩 비트순차로 출력하는 횡방향 2단 파이프라인 구조의 일차원 변환부(200)와, 이 일차원 변환부(200)의 2비트 출력신호를 순차적으로 행렬 변환처리하여 출력하는 2비트 병렬 비트순차형 행렬변환부(300)와, 이 2비트 병렬 비트순차형 행렬변환부(300)의 출력신호를 입력받아 상기 횡방향 2단 파이프라인 구조의 일차원 변환부(400)와, 상기 다중입력부(100)와 대칭되는 구조로 구성되고 상기 종방향 2단 파이프라인 구조의 일차원 변환부(400)의 출력신호를 입력받아 저장하여 12비트의 병렬데이타로 출력하는 출력부(500)로 구성한다.2 is a block diagram of the entire 8x8 two-dimensional discrete cosine transform / inverse transform processing apparatus using the pipeline dispersion operation of the present invention. As shown in the drawing, a multi-input unit 100 for inputting eight input pixel values of 12 bits for eight cycles and simultaneously converting the eight inputted pixel values in two bits in parallel and outputting the two-stage pipe 8 horizontal parallel processing processors, each of which has a parallel structure, receives the output signal of the multi-input unit 100 and performs a horizontal discrete cosine transform or an inverse transform operation to output two bits in bit order. A two-bit parallel bit sequential matrix converter 300 for sequentially converting and outputting the two-dimensional output signal of the one-dimensional transform unit 200 in a line structure, and performing a matrix conversion process on the two-dimensional parallel The output signal of the bit sequential matrix converter 300 is composed of a one-dimensional transform unit 400 of the horizontal two-stage pipeline structure and a structure symmetrical with the multiple input unit 100 and the two-stage longitudinal direction Of pipeline structure Storing the output signal of the level converter 400 receives input and an output unit 500 for outputting in parallel data of 12 bits.
제3도는 제2도 다중입력부(100)의 상세블록도이다. 도시한바와 같이 12비트의 입력화소 중 우수비트의 입력화소를 입력받아 지연 및 비트순차 변환을 수행하는 8개의 지연 및 비트순차 변환부(110)와, 12비트의 입력화소중 기수비트의 입력화소를 입력받아 지연 및 비트순차 변환을 수행하는 8개의 지연 및 비트순차 변환부(120)와, 상기 8개의 지연 및 비트순차 변환부(110),(120)의 출력신호를 각기 입력받아 우수비트의 비트순차 데이터(Doe~D7e) 및 기수비트의 비트순차 데이터(D0o~D7o)로 부호확장하여 출력하는 8개의 부호확장부(130)로 구성된다. 상기 8개의 지연 및 비트순차 변환부(110)(120)와 부호확장부(130)는 8×1 이산여현 변환을 8번 반복함으로써 8×8크기의 데이터에 대해 횡방향으로 일차원 이산여현 변환을 수행하는 입력구조를 갖게 된다. 그리고, 상기와 같은 다중입력부(100)에서 출력되는 우수비트의 비트순차 데이타(Doe~D7e) 및 기수비트의 비트순차 데이터(D0o~D7o) 즉, 2비트의 병렬데이타(D0~D7)가 횡방향 2단 파이프라인 구조의 일차원 변환부(200)에 입력되고, 이산여현 변환에서의 매트릭스 연산시 발생하는 가산처리를 8싸이클 클럭내에 연속된 연산을 처리하기 위해서 파이프라인 처리가 요구된다.3 is a detailed block diagram of the multiple input unit 100 of FIG. As shown in the figure, eight delay and bit sequential converting units 110 for receiving delay and bit sequential conversion from the input bits of the even bit among the 12 bit input pixels, and the odd bit input pixels among the 12 bit input pixels. 8 delay and bit sequential converters 120 for receiving delay and bit sequential conversion, and output signals of the eight delay and bit sequential converters 110 and 120, respectively, It consists of eight code extension sections 130 that extend and output the bit sequence data Doe to D 7e and the odd bit bit sequence data D 0o to D 7o . The eight delay and bit sequential converting units 110 and 120 and the code expansion unit 130 repeat the 8x1 discrete cosine transform eight times to perform one-dimensional discrete cosine transform on the 8x8 sized data. It has an input structure that performs it. In addition, the bit-sequential data Doe -D 7e of even-numbered bits and the bit-sequential data D 0o to D 7o of odd bits, that is, output from the multiple input unit 100 as described above, that is, two bits of parallel data D 0. D 7 ) is input to the one-dimensional transform unit 200 of the lateral two-stage pipeline structure, and the pipeline processing is performed to process the continuous processing in the eight cycle clock by the addition processing generated during the matrix operation in the discrete cosine transform. Is required.
제4도는 제2도 횡방향 2단 파이프라인 구조의 일차원 변환부(200)의 상세 블록도이다. 도시한 바와 같이 다중입력부(100)에서 출력되는 2비트의 병렬데이타(D0~D3)에 2비트의 병렬데이타(D7~D4)를 각기 가산 및 감산하여 출력하는 2비트 가감산부(210)와, 이 2비트 가감산부(210)의 출력신호와 다중입력부(100)의 출력신호를 순방향 또는 역방향 동작모드에 따라 선택하여 출력하는 순방향/역방향 동작선택기(220)와 이 순방향/역방향 동작선택기(220)의 출력신호를 입력신호로 인가받아 그에 따른 신호를 출력하는 룩업테이블(230)과, 이 룩업테이블(230)의 출력신호를 누적연산하는 파이프라인 캐리저장 누적기(240)와, 파이프라인 캐리저장 누적기(240)중 하위 파이프라인 캐리저장 누적기(CAS〔0〕~ CAS〔7〕)에서출력되는 신호를 선택하여 출력하는 멀티플렉서(250)와 상기 파이프라인 캐리저장 누적기(240)의 상위 파이프라인 캐리저장 누적기(CAS〔8〕~ CAS〔15〕)에서출력되는 신호 및 상기 멀티플렉서(250)의 출력신호를 비트순차 가산하는 파이프라인 비트순차가산기(260)와, 이 파이프라인 비트순차 가산기(260)의 하위출력신호(T0~T3)에 상위출력신호(T4~T7)을 각기 가산 및 감산하여 출력하는 파이프라인 비트순차 가산기(270)와, 이 파이프라인 비트순차 가산기(270)에서 가산 및 감산되어 출력되는 신호와 비트순차 가산기(260)의 출력신호를 순방향 또는 역방향 동작모드에 따라 선택하여 2비트의 병렬데이타(D0~D7)로 출력하는 순방향/역방향 동작선택기(280)로 구성한다.4 is a detailed block diagram of the one-dimensional transformation unit 200 of the second-stage transverse two-stage pipeline structure. As shown, a 2-bit addition / subtraction unit for adding and subtracting 2-bit parallel data (D 7 to D 4 ) to the 2-bit parallel data (D 0 to D 3 ) output from the multiple input unit 100 ( 210 and the forward / reverse motion selector 220 for selecting and outputting the output signal of the 2-bit addition / subtraction unit 210 and the output signal of the multiple input unit 100 according to the forward or reverse operation modes, and the forward / reverse operation. A lookup table 230 that receives the output signal of the selector 220 as an input signal and outputs a signal according to the output signal, a pipeline carry storage accumulator 240 that accumulates an output signal of the lookup table 230, and The multiplexer 250 for selecting and outputting a signal output from a lower pipeline carry storage accumulator (CAS [0] to CAS [7]) among the pipeline carry storage accumulator 240 and the pipeline carry storage accumulator ( Upper Pipeline Carry-On Accumulator of 240 (CAS [8]) Pipeline bit sequential adder 260 for bit sequential addition of the signal output from CAS [15]) and the output signal of the multiplexer 250, and the lower output signal T 0 of the pipeline bit sequential adder 260. Pipeline bit sequential adder 270 that adds and subtracts the upper level output signals T 4 to T 7 to ˜T 3 ), and a signal that is added and subtracted by this pipeline bit sequential adder 270 and output. And a forward / reverse operation selector 280 that selects an output signal of the bit sequential adder 260 according to a forward or reverse operation mode and outputs the two bits of parallel data D 0 to D 7 .
한편, 종방향 2단 파이프라인 구조의 일차원 변환부(400)도 상기 횡방향 2단 파이프라인 구조의 일차원 변환부(200)와 동일하게 구성한다.Meanwhile, the one-dimensional transform unit 400 of the longitudinal two-stage pipeline structure is also configured in the same manner as the one-dimensional transform unit 200 of the two-direction pipeline structure.
다중 분산연산에서 8번째 싸이클은 부호비트연산이므로 2비트 가감산부(210)의 결과는 룩업 테이블의 입력임)2개의 비트중 상위비트는 항상 0의 값을 갖고 하위비트는 부호비트의 값을 갖도록 했다. 이를 위해 횡방향 변환에서의 출력은 반올림된 14비트 값을 갖는다.Since the eighth cycle is a sign bit operation in the multi-variance operation, the result of the 2-bit addition / subtraction unit 210 is an input of the lookup table.The upper bit of the two bits always has a value of 0, and the lower bit has a value of the sign bit. did. For this purpose, the output from transverse transformation has a rounded 14-bit value.
제5도는 제4도 룩업테이블(230)을 역방향 변환 및 순방향 변환에 무관하게 동작 가능케 하는 원리 설명도이다. 제5도의 (a)는 변환계수와 입력화소의 관계를 보면 8×8 변환계수 매트릭스이고, 제5도의 (b) 및 제5도의 (c)는 매트릭스 분해과정을 통한 순방향변환 매트릭스 및 역방향변환 매트릭스이다. 결국 순방향 변환시는 8×8 계수를 매트릭스 분해과정을 통해 제5도의 (b)에 도시한 바와같이 4×4매트릭스계수(a)(b)로 변환한후 2개의 계수를 각기 조합하여 8개의 2입력 룩업테이블을 구성할 수 있고, 역방향 변환시는 8×8 계수를 매트릭스 분해과정을 통해 제5도의 (c)에 도시한 바와같이 4×4매트릭스계수(a')(b')로 변환한후 2개의 계수를 각기 조합하여 8개의 2입력 룩업테이블을 구성할 수 있게 된다. 그런데 제5도의 (b) 및 제5도의 (c)에서 알수 있는 바와같이 4×4매트릭스계수(b')(b')는 서로 동일하므로 순방향 및 역방향 변환에서 동일하게 적용가능하나, 4×4매트릭스계수(a')(a')는 8개의 룩업테이블중 3개의 조합이 서로 다르다.즉, 순방향변환에서는 -fX-bY, -dx+dY, bx-fY이고, 역방향 변환에서는 -bx-fY, dx-dY, -fx+bY로 서로 다르므로 순방향 및 역방향 변환에서 동일하게 적용할 수 없다. 그러나, 상기 3개의 룩업테이블은 계수와 부호가 같고, 입력화소(x), (Y)의 위치만 서로 다르므로 순방향 및 역방향 동작모드 변경에 따라 멀티플렉서인 순방향/역방향 동작선택기(220)를 이용하여, 그입력화소(X),(Y)를 교차로 바꿔 입력시킴으로써 동일한 룩업테이블 사용이 가능하게 된다.5 is an explanatory view illustrating a principle of enabling the fourth lookup table 230 to operate regardless of the inverse transform and the forward transform. (A) of FIG. 5 is an 8 × 8 matrix of transform coefficients, and (b) and (c) of FIG. 5 are forward and inverse transform matrices through matrix decomposition. to be. In the forward conversion, 8 × 8 coefficients are transformed into 4 × 4 matrix coefficients (a) and (b) as shown in (b) of FIG. 5 through matrix decomposition. An input lookup table can be constructed, and in the reverse conversion, the 8 × 8 coefficients are converted into 4 × 4 matrix coefficients (a ') and (b') as shown in (c) of FIG. Each of the two coefficients can be combined to form eight two-input lookup tables. However, as can be seen from (b) and (c) of FIG. 5, the 4x4 matrix coefficients (b ') and (b') are identical to each other, and thus can be equally applied in forward and inverse transformation, but 4x4 The matrix coefficients (a ') and (a') differ from each other in three combinations of eight lookup tables, i.e., -fX-bY, -dx + dY, and bx-fY in the forward transform, and -bx-fY and dx in the inverse transform. Since -dY and -fx + bY are different, they cannot be applied equally in the forward and reverse conversion. However, since the three lookup tables have the same coefficient and the same sign, and only the positions of the input pixels (x) and (Y) are different from each other, the forward / reverse operation selector 220 which is a multiplexer according to the change of the forward and reverse operation modes is used. By changing the input pixels X and Y alternately, the same lookup table can be used.
또한, 4×4매트릭스계수(a')(a')를 동일한 룩업테이블로 실현하려는 경우 멀티플렉서(250)를 이용하여 분할된 분산연산 값을 순방향 및 역방향 동작선택에 따라 파이프라인 비트순차 가산부(260)에 인가하여 구현할 수 있다.In addition, when the 4x4 matrix coefficient (a ') (a') is to be realized as the same lookup table, the pipeline bit sequence adder (SPL) is used to divide the distributed calculation value using the multiplexer 250 according to the forward and reverse operation selection. 260 may be applied to implement.
이러한 구조는 추가의 매트릭스 변환이 필요치 않으므로 입력부(100)에서의 부가되는 연산싸이클이 없게되어 하드웨어 구조가 규칙적으로 된다.Since this structure does not require an additional matrix transformation, there is no additional computation cycle at the input unit 100, so that the hardware structure is regular.
파이프라인 비트순차 가산기(270)는 상기 역방향 변환 매트릭스 연산결과를 다시 가감산하기 위해 필요하며, 멀티플렉서인 순방향, 역방향 동작 선택기(280)는 순방향 변환결과와 역방향 변환결과를 선택하여 출력한다.The pipeline bit sequential adder 270 is required to add and subtract the inverse transform matrix operation result again. The forward and reverse operation selector 280, which is a multiplexer, selects and outputs the forward conversion result and the reverse conversion result.
제6도는제4도의 2단파이프라인 구조의 1차원 변환부를 이루는 동인한 8개의 분할분산 처리기중 하나인 다중 입출력을 갖는 파이프라인 캐리저장형 분할분산연산처리장치(230),(240),(260)의 동작설명을 위한 블록도이다. 이에 도시한 바와같이 행렬분해과정을 거쳐 분해된 4개의 데이터(D0~D3)는 각각 2비트씩 8비트 데이터를 입력하고 이를 다시 4비트씩 분할하여 어드레스로 인가받는 두 개의 룩업데이블(230),(230')과, 이 두 룩업데이블(230),(230')의 출력신호를 각기 누적연산하여 2진수치계로 변환 출력하는 두 개의 파이프라인 캐리저장 누적기(240),(240')와, 이 두 파이프라인 캐리저장 누적기(240),(240')의 출력신호(AS1,AS2,BS1,BS2)를 비트순차 가산하는 파이프라인 비트순차 가산기(260)로 구성한다. 룩업테이블의 내용은 상수가 a,b이고 입력이 X1,X2,Y1,Y2인 경우 aX1+bX1+2(aX2,bX2)의 값을 저장하게 된다.6 is a pipeline carry storage type divisional dispersion processing unit 230, 240, or 240 having multiple inputs and outputs, which is one of the eight divisional dispersion processors which constitute the one-dimensional transform unit of the two-stage pipeline structure of FIG. 260 is a block diagram for explaining the operation. As shown in FIG. 4, the four data D 0 to D 3 decomposed through the matrix decomposition process input two 8-bit data each by two bits, and divide the data into four bits again and receive two lookuptables applied to the address 230. ), (230 ') and two pipeline carry storage accumulators (240', 240 ') that accumulate and output the output signals of the two lookup tables 230 and 230', respectively, to a binary value. ) And a pipeline bit sequential adder 260 that bit-sequences the output signals AS 1 , AS 2 , BS 1 , and BS 2 of the two pipeline carry storage accumulators 240 and 240 ′. do. The contents of the lookup table store the values of aX 1 + bX 1 + 2 (aX 2 , bX 2 ) when the constants a and b and the inputs are X 1 , X 2 , Y 1 and Y 2 .
하나의 싸이클동안 4비트를 병렬로 룩업데이블(230,230')에서 입력받아 16비트의 병력데이타로 출력하고, 파이프라인 캐리저장 누적기(240,240')는 캐리전파지연이 없는 누적연산을 수행한다. 누적연산중 파이프라인 캐리저장 누적기(240,240')는 최하위 비트출력에서 2진수치게로 변환된 2비트 병렬출력을 순차적으로 수행하며, 첫 번째단과 두 번째단의 연산결과를 8싸이클 시차를 가지며 병렬 출력한다. 파이프라인 비트순차 가산부(260)는 파이프라인 캐리저장 누적기(240), (240')의 2단출력신호 (AS1, AS2, BS1, BS2)를 동시에 연산처리하여 연속된 2비트의 첫 번째 파이프라인 출력신호(S1)와 두 번째 파이프라인 출력신호(S2)를 병렬출력한다.During one cycle, four bits are input from the lookup tables 230 and 230 'in parallel and output as 16 bits of historical data, and the pipeline carry storage accumulators 240 and 240' perform a cumulative operation without carry propagation delay. During accumulation, the pipeline carry storage accumulator (240,240 ') sequentially executes the 2-bit parallel output converted from the lowest bit output to the binary value, and the parallel output is performed with the 8 cycle time difference between the first stage and the second stage. do. The pipeline bit sequential adder 260 simultaneously computes the two-stage output signals AS 1 , AS 2 , BS 1 , and BS 2 of the pipeline carry storage accumulators 240 and 240 ′, thereby performing continuous two. The first pipeline output signal S 1 and the second pipeline output signal S 2 of the bit are output in parallel.
제7도는 제6도 파이프라인 캐리저장 누적기(240)의 상세블록도이다. 이에 도시한 바와같이 룩업테이블(230)에서 출력되는 16비트의 신호(S0~S15)를 8사이클동안 누적연산을 수행하는 1단계 파이프라인 캐리저장 누적기와, 1단계 파이프라인 캐리저장 누적기의 출력신호를 선택한 후 캐리저장 수치계를 2진 수치계로 8싸이클동안 변환시키는 2단계 파이프라인 캐리저장 누적기로 구성한다.7 is a detailed block diagram of the pipeline carry storage accumulator 240 of FIG. As shown in FIG. 1, a first stage pipeline carry storage accumulator and a first stage pipeline carry storage accumulator for accumulating 16 bits of signals S 0 to S 15 output from the lookup table 230 for eight cycles. After selecting the output signal of, it consists of a two-stage pipeline carry storage accumulator that converts the carry storage numerical meter into a binary one for 8 cycles.
상기에서 1단계 파이프라인 캐리저장 누적기는 부호 241과 같이 구성되는 캐리저장 비트처리기 16개로 구성되며, 각각의 비트처리기는 룩업테이블(230)에서 출력되는 비트의 신호와 상위비트처리기의 캐리신호(C) 및 2비트상위비트처리기의 합신호(S)를 전가산기(242)에서 입력으로 하여 8싸이클동안 반복 누적연산을 수행함으로서 캐리전파 지연시간을 없게 한다.The first stage pipeline carry storage accumulator includes 16 carry storage bit processors configured as shown by reference numeral 241, and each bit processor includes a bit signal output from the lookup table 230 and a carry signal C of a higher bit processor. ) And the sum signal S of the 2-bit high-order bit processor are input from the full adder 242 to perform repeated accumulation operation for 8 cycles, thereby eliminating the carry propagation delay time.
이때 파이프라인 캐리저장 누적기는 누적연산을 수행함과 동시에 최하위 2개의 전가산기(243)(244)에 의하여 2진 수치계로 변환된 연산결과를 순차적으로 2비트의 출력신호(AS11,AS12)로 출력하게 된다.At this time, the pipeline carry storage accumulator performs a cumulative operation and simultaneously converts the operation result converted into a binary numerical meter by the lowest two full adders 243 and 244 into two-bit output signals AS 11 and AS 12 . Will print.
한편, 8번째 싸이클 연산수행후 9번째 싸이클에서는 2단계 파이프라인 캐리저장 누적기에서 각각의 비트처리기(245)는 멀티플렉서(246),(247)을 통해 1단계 파이프라인 캐리저장 비트처리기의 출력신호들을 선택하여 누적 및 변환연산을 수행하고, 나머지 7싸이클 동안은 멀티플렉서(246),(247)를 각기 통해 2단계 파이프라인 캐리저장 누적기의 비트처리기 출력신호들을 1단계와 마찬가지 방법으로 선택하여 캐리저장 수치계를 2진 수치계로 변환하는 연산을 수행하며, 최하위 비트에서 2진수치계로 변환된 연산결과를 2비트의 2단 출력신호(AS21,AS22)로 출력하게 된다.On the other hand, in the ninth cycle after the eighth cycle operation, each bit processor 245 in the two-stage pipeline carry storage accumulator outputs the output signal of the one-stage pipeline carry storage bit processor through the multiplexers 246 and 247. Accumulate and transform operations, and select and carry the bit processor output signals of the two-stage pipeline carry storage accumulator in the same manner as in the first stage through the multiplexers 246 and 247 for the remaining seven cycles. Performs the operation of converting the stored numerical meter to the binary numerical meter, and outputs the result of the operation converted from the least significant bit into the binary value meter as a two-bit two-stage output signal (AS 21 , AS 22 ).
누적연산 및 캐리저장 수치계의 값을 이진 수치계로 출력하기 위한 변환연산시 상위비트처리부의 부호비트확장이 필요하게 되는데 이것은 제7도의 상위비트처리기의 연결방식으로 구현된다. 또한, 파이프라인 캐리저장 누적기(240')도 상기에서 설명한 바와같은 파이프라인 캐리저장 누적기(240)와 동일하게 구성하고, 2비트 2단출력신호(BS11,BS12),(BS21,BS22)를 출력하게된다.In the conversion operation for outputting the cumulative calculation and the carry storage numerical value to the binary numerical value, the code bit extension of the upper bit processing part is required, which is implemented by the connection method of the upper bit processor of FIG. In addition, the pipeline carry storage accumulator 240 ′ is configured in the same manner as the pipeline carry storage accumulator 240 as described above, and the 2-bit two-stage output signals BS 11 and BS 12 are applied to the BS 21. , BS 22 ).
제8도는 제6도 파이프라인 비트순차 가산기(260)의 상세블록도이다. 도시한 바와같이 파이프라인 캐리저장 누적기(240), (240')의 출력신호 (ASI1, ASI2), (BSI1, BSI2)를 비트순차 가산하는 첫 번째 파이프라인 비트순차 가산기(261)와, 상기 파이프라인 캐리저장 누적기(240),(240')의 출력신호 (ASⅡ1,ASⅡ2),(BSⅡ1,BSⅡ2) 및 상기 첫 번째 파이프라인 비트순차 가산기(261)에서 출력되는 캐리출력신호(C12)를 비트순차 가산하는 두 번째 파이프라인 비트순차 가산기(262)로 구성한다. 상기 첫 번째 파이프라인 비트순차 가산기(261)는 파이프라인 캐리저장누적기(240(240')의 출력신호(ASI1),(BSI1) 및 캐리출력신호(C12)를 멀티플렉서(263)를 촌해 가산하는 전가산기(264)와 이 전가산기(264)의 합신호(S)를 첫 번째 파이프라인 출력기(SI1)로 출력하는 래치(265)와, 상기 파이프라인 캐리저장 누적기(240(240')의 출력신호(ASI2),(BSI2) 및 상기 전가산기(264)의 캐리신호(C)인 캐리출력신호(C11)를 가산하는 전가산기(266)와, 이 전가산기(266)의 합신호(S)에 따라 첫 번째 파이프라인 출력신호(SI2)를 출력하는 래치(267)와, 상기 전가산기(266)의 캐리 신호(C)에 따라 상기 캐리출력신호(C12)를 출력하는 래치(268)로 구성한다.FIG. 8 is a detailed block diagram of the FIG. 6 pipeline bit sequential adder 260. As shown, the first pipeline bit sequential adder 261, which bit-orderly adds the output signals ASI 1 , ASI 2 , BSI 1 , BSI 2 of the pipeline carry storage accumulators 240, 240 ′. And the output signals of the pipeline carry storage accumulators 240 and 240'and output from ASII 1 and ASII 2 , BSII 1 and BSII 2 and the first pipeline bit sequential adder 261. And a second pipeline bit sequential adder 262 that adds the carry output signal C 12 in bit order. The first pipeline bit sequential adder 261 converts the output signals ASI 1 , BSI 1 and carry output signal C 12 of the pipeline carry storage accumulator 240 (240 ′) into a multiplexer 263. A latch 265 for outputting the full adder 264 and the sum signal S of the full adder 264 to the first pipeline output SI 1 , and the pipeline carry storage accumulator 240 ( A full adder 266 for adding the output signals ASI 2 and BSI 2 of the 240 'and the carry output signal C 11 that is the carry signal C of the full adder 264; A latch 267 for outputting the first pipeline output signal SI 2 according to the sum signal S of the signal 266, and the carry output signal C 12 according to the carry signal C of the full adder 266. ) Is configured as a latch 268 that outputs.
또한, 상기 두 번째 파이프라인 비트순차 가산기(262)는 상기 파이프라인 비트순차가산기(261)와 동일하게 구성된다.Further, the second pipeline bit sequential adder 262 is configured in the same way as the pipeline bit sequential adder 261.
다만 2단계 파이프라인 비트순차 가산기(262)의 멀티플렉서(263')는 9번째 싸이클에서 1단계 파이프라인 비트순차 가산기(261)의 래치(268)의 출력신호를 선택하고, 기타 싸이클에서는 2단계 파이프라인 비트순차 가산기(262)에 있는 래치(268')의 출력신호인 캐리출력신호(C22)를 선택하여 출력한다.However, the multiplexer 263 'of the two-stage pipeline bit sequential adder 262 selects the output signal of the latch 268 of the one-stage pipeline bit sequential adder 261 in the ninth cycle, and the two-stage pipe in the other cycle. The carry output signal C 22 , which is an output signal of the latch 268 ′ in the line bit sequence adder 262, is selected and output.
제9도는 제2도 2비트 병렬비트 순차형 행렬변환부(300)의 상세 블록도로서, 이에 도시한 바와같이 횡방향 2단 파이프라인 구조의 일차원 변환부(200)에서 출력되는 우수비트 순차 데이터(X0e-X7e)를 각기 2비트씩 제1단계로부터 제3단계에 걸쳐 그의 순서를 바꿔 우수행렬변환 출력데이터(X0e-X7e)로 출력하고, 상기 2단 파이프라인 구조의 일차원 변환부(200)에서 출력되는 기수비트 순차데이타(X0e-X7e)를 각기 2비트씩 제1단계로부터 제3단계에 걸쳐 그의 순서를 바꿔 기수 비트 행렬변환 출력데이터(X0e-X7e)로 출력하게 구성한다.FIG. 9 is a detailed block diagram of the 2-bit parallel bit sequential matrix converter 300 of FIG. 2, and the even-bit sequential data output from the one-dimensional transform unit 200 of the two-stage horizontal pipeline structure as shown in FIG. (X 0e -X 7e ) are outputted as even-matrix transformation output data (X 0e -X 7e ) from the first step to the third step by 2 bits each, and the one-dimensional conversion of the two-stage pipeline structure. The odd bit sequential data (X 0e -X 7e ) output from the unit 200 is changed into the odd bit matrix conversion output data (X 0e -X 7e ) by changing their order from the first step to the third step by two bits each. Configure the output.
제10도는 제9도 2비트 병렬 비트순차형 행렬변환부(300)에서 2비트씩 행렬변환하는 행렬변환 기본셀의 상세블록도로서, 여기서는 우수비트 순차데이타(X0e,X1e) 2비트를 행렬변환하는 행렬변환 기본셀(310)의 예를 보인 것이다.FIG. 10 is a detailed block diagram of a matrix transformation basic cell in which a 2-bit parallel bit sequential matrix converter 300 performs matrix transformation by 2 bits. Here, 2 bits of even-bit sequential data (X 0e , X 1e ) are represented. An example of the matrix transformation base cell 310 for matrix transformation is shown.
즉, 상기 우수비트 순차데이차(X1e)를 지연시키는 시프트 레지스터(311)와, 상기 우수비트 순차데이터(X0e) 및 상기 시프트 레지스터(311)의 출력신호를 입력받고 제어신호(CS)에 따라 그 입력신호를 그의 출력신호(M0),(M1)로 그대로 출력하거나 교환하여 출력신호(M0),(M1)로 출력하는 멀티플렉서(312)와, 이 멀티플렉서(312)의 출력신호(M0)를 지연시키는 시프트레지스터(313)로 구성한 것으로, 상기 시프트레지스터(313)의 출력신호 및 멀티플렉서(312)의 출력신호,(M1)가 행렬변환출력신호(t0),(t1)로 각기 출력된다. 또한, 2비트씩 각기 행렬 변환하는 다른 횡렬변환 기본셀도 상기 행렬변화 기본셀(310)과 동일방식으로 구성한다. 따라서, 횡방향 2단 파이프라인 구조의 일차원 변환부(200)에서 출력되는 우수비트 순차데이타(X0e)는 행렬변환 기본셀(310)의 멀티플렉서(312)에 직접인가되고, 그 횡방향 2단 파이프라인 구조의 일차원 변환부(200)에서 출력되는 우수비트 순차데이타(X1e)는 시프트 레지스터(311)에서 시프트되면서 지연되어 멀티플렉서(312)에 인가된다.여기서, 제어신호(CS)는 시프트 레지스터(311,323)의 시프트 비트수 만큼의 고전위 및 저전위 주기를 갖게되었다. 일예로, 시프트레지스터(311,313)의 시프트 비트가 8비트인 경우에 그 제어신호(CS)는 8싸이클 동안씩 고정위 및 저전위를 교대로 인가하게 되어있다. 이에따라, 그 제어신호(CS)가 고전 위인 8싸이클 동안은 우수비트 순차데이타(X0e) 및 시프트 레지스터(311)에서 8비트 시프트된 우수비트 순차데이타(X1e)가 멀티플렉서(312)의 출력신호(M0,M1)로 각기 출력되고, 이후 제어신호(CS)가 저전위인 8싸이클동안은 시프트 레지스터(311)에서 8비트 시프트된 우수비트순차 데이터(X1e) 및 우수비트 순차데이타(X0e)가 멀티플렉서(312)의 출력신호(M0),(M1)로 각기 출력된다. 이와같이 출력되는 멀티플렉서(312)의 출력신호(M0)는 시프트 레지스터(313)에서 8비트 시프트되어 행렬변환 출력신호(t0)로 출력되고, 멀티플렉서(312)의 출력신호(M1)는 행렬변환 출력신호(t1)로 곧장 출력된다. 한편, 상기 2비트 병렬비트 순차형 행렬변환부(300)는 비트수의 확장을 통하여 보다 큰 구조로 구성할 수 있게 된다.That is, the shift register 311 which delays the even-bit sequential data X 1e , the output signal of the even-bit sequential data X 0e and the shift register 311 are input to the control signal CS. The multiplexer 312 outputs the input signal as its output signals M 0 and M 1 as it is or as an output signal M 0 and M 1 , and the output of the multiplexer 312. The shift register 313 delays the signal M 0. The output signal of the shift register 313 and the output signal of the multiplexer 312, M 1 , are matrix conversion output signals t 0 , ( t 1 ) respectively. In addition, another horizontal transformation base cell which is matrix-transformed by two bits is also configured in the same manner as the matrix transformation base cell 310. Therefore, even-bit sequential data (X 0e ) output from the one-dimensional transform unit 200 of the lateral 2-stage pipeline structure is directly applied to the multiplexer 312 of the matrix transformation basic cell 310, and the lateral 2-stage pipeline structure is directly applied to the multiplexer 312. The even-bit sequential data X 1e output from the one-dimensional transform unit 200 of the pipeline structure is delayed while being shifted from the shift register 311 and applied to the multiplexer 312. Here, the control signal CS is shift register. It has a high potential and a low potential period as many as (311,323) shift bits. For example, when the shift bits of the shift registers 311 and 313 are 8 bits, the control signal CS applies the fixed and low potentials alternately for 8 cycles. Accordingly, during the eight cycles in which the control signal CS is high, the even-bit sequential data X 0e and the even-bit sequential data X 1e shifted 8 bits in the shift register 311 are output signals of the multiplexer 312. Even-bit sequential data (X 1e ) and even-bit sequential data (X 1e ) shifted eight bits in the shift register 311 during eight cycles, respectively outputted as (M 0 , M 1 ) and the control signal CS is low potential. 0e ) is output to the output signals M 0 and M 1 of the multiplexer 312, respectively. The output signal M 0 of the multiplexer 312 thus output is shifted 8 bits in the shift register 313 and output as a matrix conversion output signal t 0 , and the output signal M 1 of the multiplexer 312 is a matrix. It is output directly to the conversion output signal t 1 . On the other hand, the 2-bit parallel bit sequential matrix transformation unit 300 can be configured in a larger structure through the expansion of the number of bits.
이상에서 상세히 설명한 바와 같이 본 발명은 병렬 다중화된 입출력 구조와 비트순차형 행렬벼환기를 이용하므로 중간결과의 데이터 변환기능이 불필요하게 되어 변환처리 전과정이 비트순차 처리가 가능해지고, 캐리지연시간의 제거 및 3단 파이프랑니 동작을 통한 분산연산의 처리로 초당 5×107개의 화소를 처리할 수 있을 정도로 연산처리 속도가 향상되며, 또한 16개의 병렬파이프라인 캐리저장 분할분산 연산기를 사용하므로 한 싸이클내에 한 화소의 비율로 순방향 및 역방향의 이산여현 변환을 수행하고, 또한 룩업 테이블에 의해 수행할 수 있는 효과가 있게된다.As described in detail above, the present invention uses a parallel multiplexed input / output structure and a bit sequential matrix converter so that the data conversion function of intermediate results is unnecessary, so that the entire conversion process can be performed in bit sequential processing, and the carriage delay time is eliminated. And three-stage pipelini operation to improve the processing speed so that 5 × 10 7 pixels can be processed per second. Also, 16 parallel pipeline carry storage division and dispersion operators can be used in one cycle. The discrete cosine transform in the forward and reverse directions is performed at the ratio of one pixel, and there is an effect that can be performed by the lookup table.
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Cited By (1)
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KR20220089659A (en) | 2020-12-21 | 2022-06-28 | 주식회사 파이솔루션테크놀로지 | Method for preparation of negative-type photosensitive poly(amic acid ester) copolymer |
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1993
- 1993-10-05 KR KR1019930020529A patent/KR960014197B1/en not_active IP Right Cessation
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