KR960014137B1

KR960014137B1 - Clock conversion method

Info

Publication number: KR960014137B1
Application number: KR1019940018258A
Authority: KR
Inventors: 문병도
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1994-07-27
Filing date: 1994-07-27
Publication date: 1996-10-14

Abstract

a conversion register decoder circuit(221) decoding an address and a control signal in order to control to a keyboard; a latch circuit(222) memorizing and maintaining a selector signal selecting a clock to convert by receiving the clock from the conversion register decoder circuit(221); and a clock conversion MUX circuit(223) converting the pixel clock by the selector signal.

Description

멀티 미디어 보드의 픽셀 클럭 변환장치 및 키보드 제어를 통한 클럭 변환방법Clock conversion method by controlling pixel clock and keyboard of multimedia board

제1도는 종래의 퍼스널 컴퓨터 모니터에서 영상화면을 보기 위한 구성의 블록 다이어그램.1 is a block diagram of a configuration for viewing a video screen on a conventional personal computer monitor.

제2도는 이 발명의 실시예에 따른 퍼스널 컴퓨터 모니터에서 영상화면을 보기 위한 구성의 블록 다이어그램.2 is a block diagram of a configuration for viewing an image screen on a personal computer monitor according to an embodiment of the present invention.

제3도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치의 블록 다이어그램.3 is a block diagram of a pixel clock converting apparatus of a multimedia board according to an embodiment of the present invention.

제4도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 변환 레지스터 디크더 회로를 상세하게 나타낸 도면.4 is a detailed diagram of a conversion register decader circuit in a pixel clock converter of a multimedia board according to an embodiment of the present invention.

제5도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 클럭 변환 먹스(MUX) 회로를 상세하게 나타낸 도면.5 is a detailed diagram illustrating a clock conversion mux circuit in a pixel clock conversion apparatus of a multimedia board according to an embodiment of the present invention.

제6도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 키보드 제어를 통한 클럭 변환 프로그램의 흐름도.6 is a flowchart of a clock conversion program through keyboard control in a pixel clock conversion apparatus of a multimedia board according to an embodiment of the present invention.

제7도는 브이. 쥐. 에이(VGA) 보드에서 제공하는 픽셀 클럭과 픽셀 데이터의 타이밍도.7 is V. rat. Pixel clock and pixel data timing chart provided by VGA board.

제8도는 이 발명의 실시예에 따른 듀티를 보상해주는 픽셀 클럭의 타이밍도이다.8 is a timing diagram of a pixel clock that compensates for the duty according to the embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

221 : 변환 레지스터 디코더 회로 222 : 래치회로221: conversion register decoder circuit 222: latch circuit

223 : 클럭 변환 먹스 회로223: clock conversion mux circuit

이 발명은 멀티 미디어 보드의 픽셀 클릭 변환장치에 관한 것으로서, 더욱 상세하게 말하자면 퍼스날 컴퓨터(이하, PC;Personal Computer라 함)모니터에서 영상화면을 보기 위하여 브이. 쥐. 에이(이하, VGA;Video Graphics Adapter라 함) 보드에서 제공하는 픽셀 클럭을 변환하여 멀티 미디어 보드에 전달함으로서 화면이 정상적으로 보이도록 하는 멀티 미디어 보드의 픽셀 클럭 변환장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pixel click converting device of a multimedia board, and more particularly to a video display on a personal computer (hereinafter referred to as a personal computer) monitor. rat. The present invention relates to a pixel clock converting apparatus of a multimedia board for converting a pixel clock provided from an A (hereinafter referred to as VGA) video board to a multimedia board so as to display a normal screen.

이하, 첨부된 도면을 참조로 하여 종래의 PC 모니터에서 영상화면을 보기 위한 구성에 대하여 설명한다.Hereinafter, a configuration for viewing an image screen on a conventional PC monitor will be described with reference to the accompanying drawings.

제1도는 종래의 PC 모니터에서 영상화면을 보기 위한 구성의 블록 다이어그램이다.1 is a block diagram of a configuration for viewing an image screen on a conventional PC monitor.

제1도에 도시되어 있듯이 종래의 PC모니터에서 화면을 보기 위한 구성은, PC모니터(14)에서 텔리비전(이하, TV;Television라 함), 브이. 티. 알(이하, VTR;Video Tape Recorder이라 함), 캠코더(13)등의 영상화면을 보기 위하여 멀티 미디어 보드(12)에 VGA 보드(11) 상의 픽셀 클럭과 픽셀 데이터 그리고 제어신호 등을 가져와서 VGA보드(11) 화면과 영상화면을 먹스(Mux.)하여 모니터(14)상에 디스플레이했다.As shown in FIG. 1, a configuration for viewing a screen in a conventional PC monitor includes televisions (hereinafter referred to as TVs) and V in the PC monitor 14. tea. In order to view video images of an egg (hereinafter referred to as a VTR; Video Tape Recorder) and a camcorder 13, the multimedia clock 12 brings the pixel clock, pixel data and control signals of the VGA board 11 to the multimedia board 12. The board 11 screen and the video screen were muxed and displayed on the monitor 14.

그러나 상기한 종래의 PC 모니터에서 화면을 보기 위한 구성은, 항상 VGA 보드(11)의 픽셀 정보를 이용해야 하는 멀티 미디어 보드(12)에서 모니터(14)상에 한 픽셀을 디스플레이 하는 픽셀 클럭과 픽셀 데이터의 타이밍이 제대로 맞지 않아 화면이 정상적으로 디스플레이 되지 못하는 문제가 많이 발생한다. 이 문제는 VGA보드(11)가 여러 가지 해상도를 지원하기 때문에 해상도를 바꿀 때마다 많이 발생하여, 또 VGA 보드(11)의 종류가 회사에 따라 서로 호환이 되지 않는 경우가 많기 때문에 사용자의 VGA 보드(11)와 멀티미디어 보드(12)의 선택에 따라 화면이 제대로 나오거나 또는 화면이 제대로 나오지 않는 경우가 많이 발생한다. 멀티 미디어 보드(12)에 따라 이런 문제를 해결하기 위해 VGA 보드(11)의 픽셀 클럭을 변환시킬 수 있는 하드웨어적 점퍼(Jumper)를 만들어 주는 경우도 있으나 이는 사용자들이 사용중에 PC 본체의 뚜껑을 열고 바꾸어야 하는 불편함과 그렇게 하더라도 제대로 지원되지 않는 경우가 생긴다는 단점이 있다.However, the above-described configuration for viewing a screen in a PC monitor includes a pixel clock and a pixel displaying one pixel on the monitor 14 in the multimedia board 12, which should always use the pixel information of the VGA board 11. There is a lot of problem that the screen is not displayed properly because the timing of data is not correct. This problem occurs every time the resolution is changed because the VGA board 11 supports various resolutions, and the type of the VGA board 11 is not compatible with each other depending on the company. According to the selection of 11 and the multimedia board 12, the screen is properly displayed or the screen is not properly displayed. In order to solve this problem, some multimedia boards 12 may provide a hardware jumper to convert the pixel clock of the VGA board 11, but the user may open the lid of the PC body during use. There are disadvantages that need to be changed and even if it is not supported properly.

따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 각종 VGA 보드와 멀티 미디어 보드간에 발생하는 픽셀 정보의 호환성 문제를 해결하고, VGA 모드가 지원하는 각종 VGA 모드를 멀티 미디어 보드를 통해 모니터에 디스플레이할 수 있도록 키보드로 조절하는 픽셀 클럭 변환장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned disadvantages, and solves the compatibility problem of pixel information generated between various VGA boards and multimedia boards, and supports various VGA modes supported by the VGA mode through the multimedia board. It provides a pixel clock converter that can be controlled by the keyboard for display on a monitor.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 키보드로 컨트롤하기 위해 어드레스와 제어신호를 디코드하는 변환레지스터 디코더 회로와, 변환 레지스터 디코더 회로에서 클럭을 입력받아서 변환시킬 클럭을 선택하는 셀렉트 신호를 기억 및 유지하는 래치 회로와, 래치회로에서 입력된 셀렉트 신호에 의해 픽셀 클럭을 여러 가지로 변환시키는 클럭 변환 먹스 회로로 이루어진다.As a means for achieving the above object, the configuration of the present invention comprises a conversion register decoder circuit for decoding an address and a control signal for controlling with a keyboard, and a select signal for selecting a clock to be converted by receiving a clock from the conversion register decoder circuit. And a clock converting mux circuit for converting the pixel clock into various kinds by the select signal inputted from the latch circuit.

상기한 목적을 달성하기 위한 수단으로서 이 발명의 또다른 구성은, 키보드에 여러 가지 수자중에서 한 값을 타이핑하는 단계와, 키보드에 입력된 키값을 체크하는 단계와, 키보드에 입력된 값을 클럭 변환 레지스터에 출력하는 단계와, 화면이 정상인지를 판단하는 단계와, 클럭 변환 레지스터에 화면이 정상임을 알리는 수자를 출력하는 단계로 이루어진다.As a means for achieving the above object, another configuration of the present invention comprises the steps of typing a value out of various numbers on the keyboard, checking a key value input on the keyboard, and clock converting the value input on the keyboard. Outputting to the register; determining whether the screen is normal; and outputting a number indicating that the screen is normal to the clock conversion register.

상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.With the above configuration, the most preferred embodiment which can be easily carried out by those skilled in the art with reference to the present invention will be described in detail with reference to the accompanying drawings.

제2도는 이 발명의 실시예에 따른 퍼스널 컴퓨터 모니터에서 영상 화면을 보기 위한 구성의 블록 다이어그램이다.2 is a block diagram of a configuration for viewing an image screen on a personal computer monitor according to an embodiment of the present invention.

제2도에 도시되어 있듯이 이 발명의 실시예에 따른 퍼스널 컴퓨터 모니터에서 영상 화면을 보기 위한 구성은, VGA 보드(21)와, VGA 보드(21)로부터 픽셀 클럭을 입력 받는 픽셀 클럭 변환장치(22)와, 픽셀 클럭변환장치(22)에 어드레스 신호와 제어신호 그리고 셀렉트 신호를 출력하는 에이. 티(이하, AT;Advanced Technology라 함) 슬롯(23)과, 픽셀 클럭 변환장치(22)에서 변환 픽셀 클럭을 입력받고 VGA 보드(21)에서 픽셀 데이터와 제어신호를 입력받는 멀티 미디어 보드(24)와, 멀티 미디어 보드(24)에 영상과 음성신호를 전달하는 TV/VTR/캠코더등(25)과, 멀티 미디어 보드(24)의 데이터를 디스플레이하는 모니터(26)로 이루어진다.As shown in FIG. 2, a configuration for viewing an image screen on a personal computer monitor according to an exemplary embodiment of the present invention includes a VGA board 21 and a pixel clock converter 22 that receives a pixel clock from the VGA board 21. As shown in FIG. And A. outputting an address signal, a control signal and a select signal to the pixel clock converting device 22. A multimedia board 24 that receives a converted pixel clock from a tee (hereinafter referred to as AT; Advanced Technology) slot 23, a pixel clock converter 22, and a pixel data and a control signal from a VGA board 21. ), A TV / VTR / camcorder 25 for transmitting video and audio signals to the multimedia board 24 and a monitor 26 for displaying data of the multimedia board 24.

제3도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치의 블록 다이어그램이다.3 is a block diagram of a pixel clock converting apparatus of a multimedia board according to an embodiment of the present invention.

제3도에 도시되어 있듯이 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치(22)의 구성은, AT 슬롯(23)에서 어드레스 신호와 제어신호를 입력받는 변환 레지스터 디코더 회로(221)와, 변환 레지스터 디코더 회로(221)에서 Adrsel을 입력받고 AT슬롯(23)에서 셀렉트신호(SD0,SD1,SD2)를 입력받는 래치회로(222)와, 래치회로(222)에서 입력받은 셀렉트 신호(LD0,LD1,LD2)에 따라 픽셀 클럭을 변환시켜서 멀티 미디어 보드(24)에 변환 픽셀 클럭을 출력하는 클럭 변환 먹스 회로(223)로 이루어진다.As shown in FIG. 3, the configuration of the pixel clock converter 22 of the multimedia board according to the embodiment of the present invention is a conversion register decoder circuit 221 which receives an address signal and a control signal from the AT slot 23. As shown in FIG. The latch circuit 222 receives Adrsel from the conversion register decoder circuit 221 and the select signals SD0, SD1, and SD2 from the AT slot 23, and the select signal received from the latch circuit 222. And a clock conversion mux circuit 223 for converting the pixel clock in accordance with LD0, LD1, LD2 and outputting the converted pixel clock to the multimedia board 24.

제4도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 변환 레지스터 디코더 회로를 상세하게 나타낸 도면이다.4 is a diagram illustrating in detail a conversion register decoder circuit in a pixel clock converter of a multimedia board according to an embodiment of the present invention.

제4도에 도시되어 있듯이 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 변환 레지스터 디코더 회로(221)의 구성은, AEN을 입력으로 하는 인버터(I2211)와, IOW를 입력으로 하는 인버터(I2212)와, A11을 입력으로 하는 인버터(I2213)와, A10과 인버터(I2217, I2218, I2219, I22110)의 출력을 입력으로 하는 게이트(G2212)와, A7을 입력으로 하는 인버터(I2214)와, A6을 입력으로 하는 인버터(I2215)와, A5를 입력으로 하는 인버터(I2216)와, A8와 A9와 인버터(I2214, I2215, I2216)의 출력을 입력으로 하는 게이트 (G2213)와, A4를 입력으로 하는 인버터(I2217)와, A3을 입력으로 하는 인버터(I2218)와, A2를 입력으로 하는 인버터(I2219)와, A0을 입력으로 하는 인버터(I2210)와, A1과 인버터(I2214, I2215, I2216)의 출력을 입력으로 하는 게이트 (G2214)와, 게이트(G2212, G2213, G2214)를 입력으로 하고 Adrsel을 출력으로 하는 게이트(G2211)로 이루어진다.As shown in FIG. 4, the configuration of the conversion register decoder circuit 221 in the pixel clock converting apparatus of the multimedia board according to the embodiment of the present invention includes an inverter I2211 having an AEN as an input and an IOW as an input. Inverter I2212, inverter I2213 with A11 as input, gate G2212 with the output of A10 and inverters I2217, I2218, I2219, and I22110 as input, and inverter I2214 as A7 as input. Inverter I2215 with A6 as input, inverter I2216 with A5 as input, gates G2213 with A8 and A9 as outputs of inverters I2214, I2215 and I2216, and A4 as inputs Inverter I2217 serving as an input, inverter I2218 serving as an A3 input, inverter I2219 serving as an A2 input, inverter I2210 serving as an A0 input, A1 and inverters I2214, I2215, The gate G2214, which receives the output of I2216, and the gates G2212, G2213, and G2214 are input. It consists of a gate G2211 which outputs Adrsel.

제5도는 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 클럭 변환 먹스(MUX.) 회로를 상세하게 나타낸 도면이다.FIG. 5 is a detailed diagram illustrating a clock conversion mux circuit in a pixel clock conversion apparatus of a multimedia board according to an embodiment of the present invention.

제5도에 도시되어 있듯이 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치에서 클럭 변환 먹스 회로(223)의 구성은, 픽셀 클럭을 입력으로 하는 넌인버티드 버퍼(NI2231, NI2232)와, 픽셀 클럭을 입력으로 하는 인버터(I2231)와, 픽셀 클럭을 클럭입력으로 하는 D플립플럽(F2231)과, 넌인버티드 버퍼(NI2232)의 출력을 입럭으로 하는 넌인버티드 버퍼(NI2233)와, 넌인버티드 버퍼(NI2233)의 출력과 픽셀 클럭을 입력으로 하는 게이트(G2231)와, 픽셀 클럭과 넌인버티드 버퍼(NI2231, NI2233)의 출력과 인버터(I2231)의 출력과 게이트(G2231)의 출력과 D플립플럽(F2231)의 출력과 LDO와 LD1과 LD2를 입력으로 하고 변환 픽셀 클럭을 출력으로 하는 먹스(2231)로 이루어진다.As shown in FIG. 5, the configuration of the clock conversion mux circuit 223 in the pixel clock converter of the multimedia board according to the embodiment of the present invention includes the non-inverted buffers NI2231 and NI2232 which input the pixel clock. An inverter I2231 for inputting a pixel clock, a D flip-flop F2231 for inputting a pixel clock as a clock input, a non-inverted buffer NI2233 for inputting an output of the non-inverted buffer NI2232, A gate G2231 for inputting the output of the non-inverted buffer NI2233 and a pixel clock, an output of the pixel clock and non-inverted buffers NI2231 and NI2233, an output of the inverter I2231, and an output of the gate G2231. And an output of the D flip-flop F2231, and a mux 2231 to which LDO, LD1 and LD2 are input, and a converted pixel clock is output.

상기한 구성에 의한, 이 발명의 실시예에 따른 멀티 미디어 보드의 픽셀 클럭 변환장치의 작용은 다음과 같다.The operation of the pixel clock converter of the multimedia board according to the embodiment of the present invention by the above configuration is as follows.

제2도, 제3도, 제4도, 제5도, 제6도에 도시되어 있듯이, VGA 보드(21)에서 모니터(26)로 어떤 화면을 표시할 때 픽셀 클럭과 픽셀 데이터를 사용하여 멀티 미디어 보드(24)내의 램 디. 에이. 컨버터(RAM D/A Converter)를 거친 R, G, B 신호를 모니터(26)에 디스플레이 하는데 픽셀 클럭과 픽셀 데이터의 타이밍(Timimg;제7도 참조) 이 맞지 않으면 화면이 제대로 디스플레이 되지 않는다. 이 픽셀 클럭과 픽셀 데이터가 퓨쳐 컨넥터(feature connector)를 통해 멀티 미디어 보드(24)에 오면 타이밍이 원래에서 조금 변하게 된다. 특히 픽셀 클럭은 고주파(25~75MHz)이므로 케이블(Cable)을 통하면 많은 변화가 생길 수 있다. 그러므로 화면이 제대로 디스플레이 되게 하기 위해서는 픽셀 클럭과 픽셀 데이터의 타이밍을 정확하게 유지시켜야 함으로 픽셀 클럭 변환장치(22)를 구성하여 모니터(26)의 디스플레이 상태를 확인하고 이를 키보드로 제어하게 되면 사용자가 쉽게 사용할 수 있고 전기적인 위험도 없어 불편없이 사용가능하다.As shown in FIG. 2, FIG. 3, FIG. 4, FIG. 5, and FIG. 6, when displaying a screen from the VGA board 21 to the monitor 26, the pixel clock and the pixel data are used to RAM D in the media board 24. a. When the R, G, and B signals passed through a RAM D / A converter are displayed on the monitor 26, and the timing of the pixel clock and the pixel data (Timimg (see FIG. 7)) is not correct, the screen is not displayed properly. When the pixel clock and the pixel data come to the multimedia board 24 through a feature connector, the timing is slightly changed from the original. In particular, since the pixel clock is a high frequency (25 ~ 75MHz), many changes can occur through the cable (Cable). Therefore, in order for the screen to be displayed properly, the timing of the pixel clock and the pixel data must be maintained accurately. Therefore, by configuring the pixel clock converter 22 to check the display state of the monitor 26 and controlling it with the keyboard, the user can easily use it. It can be used without any inconvenience because there is no electrical risk.

키보드로 제어하기 위하여 특정한 레지스터(I/O Port, ex; 702 port)를 디코드하는 변환 레지스터 디코더 회로(221)를 사용하는데 이는 AT 슬롯(23)에서 A0－A11, AEN, IOW 신호를 가져와서 중앙처리장치가 702 port에 라이트(write)할 때 즉, IOW가 로우(Low), AEN이 로우, A11~A0가 0111 0000 0010을 만족할 때 Adrsel을 로우에서 하이(High)로 클럭킹(Clocking)시켜 변환시킬 클럭을 선택하는 래치회로(222)를 구동시킨다. 이 래치회로(222)가 클럭킹되면 3개의 셀렉트 데이터 신호가 래치되고 이 래치된 3개의 셀렉트 신호는 픽셀 클럭을 여러 가지 타이밍으로 변환시킨 6가지 경우중에서 하나를 선택하게 된다.In order to control with the keyboard, a conversion register decoder circuit 221 that decodes a specific register (I / O port, ex; 702 port) is used, which takes the A0-A11, AEN, and IOW signals from the AT slot 23 to the center. When the processing device writes to port 702, that is, IOW is low, AEN is low, and A11 ~ A0 satisfies 0111 0000 0010, the Adrsel is clocked and converted from low to high. The latch circuit 222 selects a clock to be driven. When the latch circuit 222 is clocked, three select data signals are latched, and the latched select signals select one of six cases in which the pixel clock is converted to various timings.

더 구체적으로 설명하면, 래치회로(222)에서 Adrsel 0일 경우에 클럭 변환 먹스 회로(223)는 픽셀 클럭을 그대로 멀티 미디어 보드(24)로 내보내고, Adrsel 1일 경우는 넌인버티드 버퍼(NI2231)를 하나 통과한 변환픽셀 클럭(3－4 ns 정도 딜레이)을 내보내고, Adrsel2일 경우는 넌인버티드 버퍼(NI2232, NI2233) 2개를 통과한 변환 픽셀 클럭 (7~8 ns 정도 딜레이)을 보내고, Adrsel 3의 경우는 인버터(I2231)를 거친 변환 픽셀 클럭을 내보내고, Adrsel 4의 경우는 듀티(duty)가 문제되는 픽셀 클럭시에 원래 픽셀 클럭과 7~8 ns 딜레이된 픽셀 클럭을 엔드(and)시켜 듀티를 보상해준 변환 픽셀 클럭(제8도 참조)을 내보내고, Adrsel 5의 경우는 VGA 모드중 하이 칼라(high color; 64K color)를 지원하는 모드중 더블(double) 클럭을 사용하는 VGA 보드(21)의 클럭을 2분주시켜 멀티 미디어 보드(24)에서 하이칼라를 지원시켜 주는 변환 픽셀 클릭을 내보내서 모니터(26)화면이 제대로 나올 수 있도록 한다. (제5도 참조)More specifically, in the case of Adrsel 0 in the latch circuit 222, the clock conversion mux circuit 223 outputs the pixel clock to the multimedia board 24 as it is, and in the case of Adrsel 1, the non-inverted buffer NI2231. Send a converted pixel clock (3-4 ns delay) that passes one pass, and send an converted pixel clock (7-8 ns delay) that passes two non-inverted buffers (NI2232, NI2233) for Adrsel2. In case of Adrsel 3, the converted pixel clock is sent through inverter I2231. In case of Adrsel 4, the pixel clock which is 7-8 ns delayed from the original pixel clock at the time of duty-related pixel clock and To convert the duty-compensated pixel clock (see Figure 8) to compensate for the duty, and in the case of Adrsel 5, a VGA board that uses a double clock in a mode that supports high color (64K color) in VGA mode. Divide the clock of 21) into high-calorie on the multimedia board 24. Export the converted pixel clicks to support the d so that the monitor 26 screen is properly displayed. (See Fig. 5)

이에 대한 제어는 다음과 같다.Control of this is as follows.

클럭 변환 프로그램을 시작하고(S10), 키보드에 0에서 5까지의 수자중에서 하나의 값을 타이핑하여(S20), 타이핑한 값을 체크하고(S30), 그 값을 클럭 레지스터에 출력하여(S40~S45), 화면이 정상인지를 판단하고(S50), 화면이 선명하게 정상적으로 나오면 키보드에서 6을 누르고(S60) 빠져나오고(S70), 화면이 제대로 나오지 않을 경우 다른 값을 차례로 선택해 본다(S20~S50). (제6도 참조)Start the clock conversion program (S10), type one of the numbers from 0 to 5 on the keyboard (S20), check the typed value (S30), and output the value to the clock register (S40 ~). S45), determine whether the screen is normal (S50), and if the screen is clear and normal, press 6 on the keyboard (S60) to exit (S70), and if the screen does not come out correctly, try selecting different values in sequence (S20 ~ S50). ). (See Figure 6)

이의 회로 구현은 에이직(ASIC;Application Specific Integrated Circuit)이나 갈(GAL; Gate Array Logic; 7ns의 빠른 디바이스)를 사용하면 간단히 구현할 수 있고, 티티엘(TTL; Transistor－transistor Logic)을 사용할 경우 빠른 디바이스(예; 74F 타임)를 사용해야 한다.Its circuit implementation can be easily implemented using ASIC (Application Specific Integrated Circuit) or GAL (Gate Array Logic; 7ns fast device), and TTL (Tistor Transistor-Transistor Logic). (E.g. 74F time).

픽셀 클럭 변환장치(22)는 멀티 미디어 보드(24)에 내장할 수 있다.The pixel clock converter 22 may be built in the multimedia board 24.

이상에서와 같이 이 발명의 실시예에서, 키보드 제어에 의해 각종 VGA 보드와 멀티 미디어 보드간에 발생하는 픽셀 정보의 호환성 문제를 해결하고, VGA보드가 지원하는 각종 VGA 모드를 멀티 미디어 보드를 통해 모니터에 선명하게 디스플레이할 수 있는 효과를 가진 픽셀 클럭 변환장치를 제공할 수가 있다.As described above, in the embodiment of the present invention, the problem of pixel information compatibility between the various VGA boards and the multimedia board is solved by the keyboard control, and the VGA boards supported by the VGA board are connected to the monitor through the multimedia board. It is possible to provide a pixel clock converter with an effect that can display clearly.

이 발명의 이러한 효과는 PC 모니터에서 영상 화면을 보기 위한 모든 제품에서 이용될 수 있다.This effect of the present invention can be used in any product for viewing an image screen on a PC monitor.

Claims

키보드로 컨트롤하기 위해 어드레스와 제어신호를 디코드하는 변환레지스터 디코더 회로와, 변환 레지스터 디코더 회로에서 클럭을 입력받아서 변환시킬 클럭을 선택하는 셀렉트 신호를 기억 및 유지하는 래치 회로와, 래치회로에서 입력된 셀렉트 신호에 의해 픽셀 클럭을 여러 가지로 변환시키는 클럭 변환 먹스 회로로 이루어지는 것을 특징으로 하는 멀티미디어 보드의 픽셀 클럭 변환장치.A conversion register decoder circuit for decoding an address and a control signal for keyboard control, a latch circuit for storing and holding a select signal for selecting a clock to be converted by receiving a clock from the conversion register decoder circuit, and a select input from the latch circuit A pixel clock converting apparatus for a multimedia board comprising a clock converting mux circuit for converting a pixel clock into various kinds of signals.

제 1항에 있어서, 상기한 변환 레지스터 디코더 회로의 구성은, AEN을 입력으로 하는 인버터(I2211)와, IOW를 입력으로 하는 인버터(I2212)와, A11을 입력으로 하는 인버터(I2213)와, A10과 인버터(I2211, I2212, I2213)의 출력을 입력으로 하는 게이트(G2212)와, A7을 입력으로 하는 인버터(I2214)와, A6을 입력으로 하는 인버터(I2215)와, A5를 입력으로 하는 인버터(I2216)와, A8와 A9와 인버터(I2214, I2215, I2216)의 출력을 입력으로 하는 게이트 (G2213)와, A4를 입력으로 하는 인버터(I2217)와, A3을 입력으로 하는 인버터(I2218)와, A2를 입력으로 하는 인버터(I2219)와, A0을 입력으로 하는 인버터(I2210)와, A1과 인버터(I2217, I2218, I2219,12210)의 출력을 입력으로 하는 게이트 (G2214)와, 게이트(G2212, G2213, G2214)를 입력으로 하고 Adrsel을 출력으로 하는 게이트(G2211)로 이루어지는 것을 특징으로 하는 멀티미디어 보드의 픽셀 클럭 변환장치.The structure of the above-described conversion register decoder circuit is an inverter I2211 using AEN as input, an inverter I2212 using IOW as input, an inverter I2213 using A11 as input, and A10. A gate G2212 for inputting the outputs of the inverters I2211, I2212, and I2213, an inverter I2214 for inputting A7, an inverter I2215 for inputting A6, and an inverter for inputting A5 ( I2216, A8, A9, a gate G2213 to input the outputs of the inverters I2214, I2215, and I2216, an inverter I2217 to input A4, an inverter I2218 to input A3, Inverter I2219 with A2 as input, inverter I2210 with A0 as input, gate G2214 with outputs of A1 and inverters I2217, I2218, I2219 and 12210, and gates G2212, A multi-function gate comprising G2213 and G2214 as inputs and an Adrsel as outputs. Pixel clock conversion apparatus of the media boards.

제1항에 있어서, 상기한 클럭 변환 먹스 회로의 구성은, 픽셀 클럭을 입력으로 하는 넌인버티드 버퍼(NI2231, NI2232)와, 픽셀 클럭을 입력으로 하는 인버터(I2231)와, 픽셀 클럭을 클럭입력으로 하는 D플립플럽(F2231)과, 넌인버티드 버퍼(NI2232)의 출력을 입럭으로 하는 넌인버티드 버퍼(NI2233)와, 넌인버티드 버퍼(NI2233)의 출력과 픽셀 클럭을 입력으로 하는 게이트(G2231)와, 픽셀 클럭과 넌인버티드 버퍼(NI2231, NI2233)의 출력과 인버터(I2231)의 출력과 게이트(G2231)의 출력과 D플립플럽(F2231)의 출력과 LDO와 LD1과 LD2를 입력으로 하고 변환 픽셀 클럭을 출력으로 하는 먹스(2231)로 이루어지는 것을 특징으로 하는 멀티미디어 보드의 픽셀 클럭 변환장치.2. The clock converting mux circuit according to claim 1, wherein the clock conversion mux circuit includes non-inverted buffers NI2231 and NI2232 for inputting a pixel clock, an inverter I2231 for inputting a pixel clock, and a clock input for a pixel clock. A non-inverted buffer NI2233 for inputting the D flip flop F2231, an output of the non-inverted buffer NI2232, a gate for inputting an output of the non-inverted buffer NI2233 and a pixel clock. G2231), the output of the pixel clock and the non-inverted buffers NI2231 and NI2233, the output of the inverter I2231, the output of the gate G2231, the output of the D flip-flop F2231, and the LDO, LD1 and LD2 as inputs. And a mux (2231) for outputting a converted pixel clock.

키보드에 여러 가지 수자중에서 한 값을 타이핑하는 단계와, 키보드에 입력된 키값을 체크하는 단계와, 키보드에 입력된 값을 클럭 변환 레지스터에 출력하는 단계와, 화면이 정상인지를 판단하는 단계와, 클럭 변환 레지스터에 화면이 정상임을 알리는 수자를 출력하는 단계로 이루어지는 것을 특징으로 하는 키보드 제어를 통한 클럭 변환방법.Typing a value out of various numbers on the keyboard, checking a key value entered on the keyboard, outputting the value entered on the keyboard to a clock conversion register, determining whether the screen is normal, And a step of outputting a number indicating that the screen is normal to the clock conversion register.

제1항에 있어서, 픽셀 클럭 변환장치는 멀티 미디어 보드에 내장되는 것을 특징으로 하는 멀티 미디어 보드의 픽셀 클럭 변환장치.The pixel clock converter of claim 1, wherein the pixel clock converter is embedded in the multimedia board.