KR960010011B1 - Process for manufacturing plastic pin grid arrays and the product produced thereby - Google Patents

Process for manufacturing plastic pin grid arrays and the product produced thereby Download PDF

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KR960010011B1
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에이. 아머 토마스
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폴 와인스타인
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Abstract

요약없음No summary

Description

플라스틱 핀 그리드 어레이 실장 제조공정Plastic Pin Grid Array Manufacturing Process

제1A도는 돌출된 다수의 피막 단자핀을 갖는 플라스틱 집적회로핀 그리드 어레이 실장의 실물도.1A is an actual view of a plastic integrated circuit pin grid array mounting having a plurality of protruding encapsulated terminal pins.

제1B도는 단자핀에서 테이프를 통해 절단된 구멍의 엣지까지 연장된 회로 패턴을 형성하는 리드를 갖는 상호 접속 테이프에 대한 부분적인 상부도.1B is a partial top view of an interconnect tape having leads that form a circuit pattern extending from the terminal pins to the edges of holes cut through the tape.

제2A도는 TAB 테이프에 접속된 단자핀의 측단면도.2A is a side cross-sectional view of a terminal pin connected to a TAB tape.

제2B도는 제2A도의 테이프와 비교하여 반전된 TAB 테이프에 접속된 단자핀의 측단면도.FIG. 2B is a side cross-sectional view of a terminal pin connected to an inverted TAB tape as compared to the tape of FIG. 2A.

제3A 내지 3E도는 본 발명에 따른 플라스틱 집적 회로 핀 그리드 어레이 실장내로 연장하는 단자핀을 갖는 TAB 테이프를 주행하기 위한 일련의 단계도.3A-3E are a series of steps for driving a TAB tape having terminal pins extending into a plastic integrated circuit pin grid array mounting according to the present invention.

제4A 내지 4F도는 핀이 TAB 테이프와 접속하기 전에 주형내로 삽입되는 제3 내지 제3E도에서 도시된 형의 플라스틱 집적회로 핀 그리드 어레이 실장을 형성하기 위한 단계도.4A-4F are steps for forming a plastic integrated circuit pin grid array mount of the type shown in FIGS. 3 through 3E in which pins are inserted into a mold prior to contacting the TAB tape.

제5A도 내지 5E도는 플라스틱 집적회로 핀 그리드 어레이 실장의 제2실시예를 형성하기 위한 일련의 단계도.5A-5E are a series of step diagrams for forming a second embodiment of a plastic integrated circuit pin grid array mounting.

제6A도 내지 6D도는 집적회로 장치가 돌출된 단자핀을 갖는 TAB 테이프에 결합되며 핀 및 집적회로와 함께 테이프가 플라스틱 중합체 수지로 피막되는 플라스틱 집적회로 핀 그리드 어레이 실장의 제3실시예를 형성하기 위한 일련의 단계도.6A-6D illustrate a third embodiment of a plastic integrated circuit pin grid array mounting in which the integrated circuit device is bonded to a TAB tape having protruding terminal pins and the tape is coated with a plastic polymer resin together with the pins and the integrated circuit. A series of steps for.

제7도는 고정된 핀을 갖는 상호접속 테이프가 주형에서 피막되고 릴상에서 되감아지는 릴 대 릴 동작도.7 is a reel-to-reel operation diagram in which an interconnect tape having fixed pins is coated in a mold and rewound on a reel.

제8A도 내지 8D도는 핀 그리드 어레이 어댑터 실장을 형성하기 위한 일련의 단계도.8A-8D are a series of step diagrams for forming a pin grid array adapter mount.

제9도는 리드된 칩 캐리어에 납땜되기에 적합한 핀 그리드 어레이 어댑터 실장도.9 is a pin grid array adapter mounting diagram suitable for soldering to a leaded chip carrier.

제10도는 리드리스 칩 캐리어에 납땜되기에 적합한 핀 그리드 어레이 어댑터 실장도.10 is a pin grid array adapter mounting diagram suitable for soldering to a leadless chip carrier.

제11A도 내지 11C도는 핀을 유연성 회로에 고착시키기 위한 납땜공정 뿐만 아니라 교체 핀 실시예도.11A-11C illustrate replacement pin embodiments as well as soldering processes for securing the pins to the flexible circuit.

제12A도 내지 12F도는 핀 그리드 어레이 실장에 다른 실시예를 형성하기 위한 일련의 단계도.12A-12F are a series of steps for forming another embodiment in a pin grid array mounting.

본 발명은 광범위한 적용에 관한 것으로, 특히 플라스틱 핀 그리드 어레이 공정 및 이로써 생성된 제품에 관한 것이다. 특히 기술된 플라스틱 핀 그리드 어레이는 유연하며 반견고성 전자회로, 예를 들어, 전기접속되며 폴중합체며 수지로 임의로 피막된 단자핀을 갖는 테이프 자동결합(TAB) 테이프를 포함한다.The present invention relates to a wide range of applications, and more particularly to plastic pin grid array processes and the products produced thereby. The plastic pin grid arrays described in particular comprise flexible, semi-rigid electronic circuits, for example tape self-bonding (TAB) tapes having terminal pins electrically connected, polypolymer and optionally coated with resin.

종래에 있어서, 핀 그리드 어레이는 플라스틱 또는 세라믹 실장으로 제조되었다. 플라스틱 핀 그리드 어레이는 통상 집적회로 칩상의 결합핀을 입력-출력(I/O)핀에 연결하는 소형 인쇄회로 패턴을 갖는 인쇄배선 보드(PWB) 기판을 사용하여 제조된다. 이들 인쇄회로 패턴의 다층이 스택 및 함께 결합되어 복잡한 상호접속 및 증가된 I/O핀수를 제공하는 실장을 형성한다.In the prior art, pin grid arrays were made of plastic or ceramic mounting. Plastic pin grid arrays are typically fabricated using printed wiring board (PWB) substrates with small printed circuit patterns that couple coupling pins on integrated circuit chips to input-output (I / O) pins. Multiple layers of these printed circuit patterns are stacked and joined together to form a mount that provides complex interconnects and increased I / O pin count.

플라스틱 실장의 동작특성과 비교하여 실장된 집적회로 칩의 동작을 상당히 개선시키는 여러 중요한 물리적 특성을 갖는다. 이들 특성은 보다높은 전류 전도용량, 보다짧은 동작 지연시간에 대해 보다낮은 유전상수 및 감소된 인덕턴스 및 개패시턴스를 포함한다. 또한, PWB기판의 회로는 광 한정된 회로를 갖는 금속포일을 내장할 수 있으므로 매우 정확하고 높은 도전성을 갖는다. 반대로 세라믹 실장은 낮은 도전성의 금속으로 제조되며 정확하게 한정될 수 없는 회로를 내장한다.There are several important physical properties that significantly improve the operation of the mounted integrated circuit chip compared to the operating characteristics of plastic mounting. These characteristics include higher current conduction capacity, lower dielectric constants for shorter operating delays, and reduced inductance and capacitance. In addition, the circuit of the PWB substrate can be embedded with a metal foil having a light-limited circuit, and therefore has very high accuracy and high conductivity. Ceramic mountings, on the other hand, are made of low conductive metals and contain circuits that cannot be precisely defined.

TWB기판의 한가지 단점은 핀을 회로에 연결하기 위하여는 구멍을 뚫고 도금을 해야하는 필요성이 있다. 이 때문에 제조공정상 비용이 많이 들게 된다. 두번째 단점은 PWB실장이 세라믹 기판보다 열을 적게 소산한다는 것이다.One disadvantage of TWB substrates is the need to drill and plate the pins to connect them to the circuit. For this reason, the manufacturing process becomes expensive. A second disadvantage is that PWB mounting dissipates less heat than ceramic substrates.

본 발명은 집적회로 칩의 활성 표면상에 위치된 I/O단자 패드에 개개의 리드(lead)단을 결합하기 위한 TAB 또한 종래의 배선결합 공정을 포함한다. 유연성 또는 반견고성 전자회로는 통상 3가지의 일반적인 구성으로 형성된다. 제1형은 모두 금속인 단층구성이며, 제2형은 폴리이미드와 같은 유전체 백킹(backing)을 갖는 금속층을 구비한 2층 구성이며, 제3형은 KAPTON 플리아미드와 같이 유전체 기판에 접착성으로 결합된 하나 또는 둘의 금속층을 구비한 3 또는 4층 구성이다.The present invention also includes a conventional TAB for coupling individual lead ends to I / O terminal pads located on the active surface of the integrated circuit chip. Flexible or semi-rigid electronic circuits are typically formed in three general configurations. The first type is a single layer structure which is all metal, the second type is a two layer structure having a metal layer having a dielectric backing such as polyimide, and the third type is adhesive to a dielectric substrate such as KAPTON polyamide. It is a three or four layer construction with one or two metal layers combined.

플라스틱 사출성형된 핀 그리드 어레이에 대한 형성이 1987년 1월자, 반도체 실장 최신정보 로 기사화된 뉴스레터 제2권, 제1호의 10페이지에 기재되어 있다. 상기 기사에서 기재된 핀 그리드 어레이는 본 발명에서와 같이 플라스틱 수지내에서 주형함으로써 전체적으로 피막된 상호접속 회로를 갖는 것으로는 생각되지 않는다. 또한, 단자핀이 회로를 통해 돌출하는 것으로 보이지 않는다. 회로의 엣지 및 회로의 양측상의 핀부에 대한 피막은, 핀과 회로간의 상호접속이 강화되고 중합체 수지내에서 피막후에 주위로부터 보호를 받게 되므로 본 발명에서는 중요한 양상이다.The formation of plastic injection-molded pin grid arrays is described in the January 10, 1987, issue of Newsletter Vol. The pin grid array described in the above article is not considered to have an interconnect circuit entirely encapsulated by molding in a plastic resin as in the present invention. Also, the terminal pins do not appear to protrude through the circuit. The coating on the edges of the circuit and the fins on both sides of the circuit is an important aspect in the present invention because the interconnection between the pin and the circuit is strengthened and protected from the surroundings after the coating in the polymer resin.

TAB 테이프를 내장하는 세라믹 핀 그리드 어레이 실장에 대한 형성이 1986년 IEEE 560 내지 563 페이지에서 기재된 쯔쯔미씨와 그와 공동인들에 의한 합성형 핀 그리드 어레이 실장 이란 제목으로 기사화된 논문에서 기재되어 있다. 제2도에서 도시된 바와 같이, 세라믹 기부는 돌출된 I/O 핀을 갖는다. 구리배선 경로를 갖는 폴리이미드 막은 I/O 핀용 관통구멍을 갖는다. 폴리이미드 막은 핀상에 위치되며 기부와 접착식으로 결합된다. 다음에, 핀은 배선경로와 납땜된다. 이러한 방법에 있어서, 핀 및 테이프는 함께 피막되지는 않지만 세라믹 캡과 기부사이에서 정착식으로 결합된다. 이러한 기술은 회로의 엣지를 주위에 노출시킨다.The formation of ceramic pin grid array mounts incorporating TAB tapes is described in a paper titled Synthetic Pin Grid Array Mount by Tsutsumi & Co. and their collaborators described in IEEE 560-563 in 1986. As shown in FIG. 2, the ceramic base has protruding I / O pins. The polyimide film having the copper wiring path has a through hole for the I / O pin. The polyimide membrane is located on the pin and adhesively bonded to the base. Next, the pin is soldered with the wiring path. In this method, the pin and the tape are not coated together but are fixedly bonded between the ceramic cap and the base. This technique exposes the edges of the circuit to the surroundings.

플라스틱 칩 캐리어 실장에 관해서는 미국특허 제4,618,739호에 기재되어 있다. 단자핀은 플라스틱 사출성형과 같은 공정에 의해 기부성분내에 내장된다. 금속 플라스틱 테이프는 기부성분상에 결합되며 핀은 용접과 같은 임의 희망기법에 의해 테이프 금속과 결합된다. 결합은 용이하게 하기 위하여, 금속 플라스틱 테이프내의 관통구멍을 단자핀의 단부접점에 위치시킨다. 관통구멍은 금속 테이프가 레이저 용접과 같은 기법으로 단자핀단과 접합하는 것을 허용한다. 플라스틱 커버는 기부성분에 점착식으로 결합될 수 있다. 상기 핀 그리드 어레이는 본 발명의 실장과 같이 플라스틱으로 형성된다. 그러나, 금속 테이프는 금속 테이프와 단자핀간의 상호접속을 용이하게 하기 위하여 돌출된 핀을 갖지 않는다. 또한, 금속 테이프는 플라스틱으로 피막되지 않고 오히려 플라스틱에 점착식으로 결합되어 회로의 엣지가 주위에 노출된다.Plastic chip carrier mounting is described in US Pat. No. 4,618,739. The terminal pin is embedded in the base component by a process such as plastic injection molding. The metal plastic tape is bonded on the base component and the pins are bonded to the tape metal by any desired technique such as welding. To facilitate the joining, the through hole in the metal plastic tape is placed at the end contact of the terminal pin. The through-holes allow the metal tape to join the terminal pin ends by techniques such as laser welding. The plastic cover may be adhesively bonded to the base component. The pin grid array is formed of plastic as in the mounting of the present invention. However, the metal tape does not have protruding pins to facilitate the interconnection between the metal tape and the terminal pins. In addition, the metal tape is not coated with plastic but rather adhesively bonded to the plastic so that the edges of the circuit are exposed around.

상기 문제점 및 단점들은 단자핀이 유연성 또는 반견고성 전자 회로를 통해 삽입하는 본 발명에 따라 쉽사리 극복될 수 있다. 다음에, 핀을 테이프에 전기적으로 상호 접속한 후에, 핀 및 테이프는 중합체 수지에서 피막된다. 적합하게는, 결합을 상호접속 하기 위해 테이프 및 핀의 모든 엣지는 피막되어 주위에 노출되는 것이 최소로 된다. 이러한 한 단계 피막공정은 희망한다면 자동설비로 쉽사리 실행될 수 있으며, 핀과 테이프간의 결합이 피막되어 신뢰성 있으며 덜 저하되는 고신뢰도의 실장을 만든다.The above problems and disadvantages can easily be overcome according to the invention in which the terminal pins are inserted through flexible or semi-rigid electronic circuits. Next, after the pins are electrically interconnected to the tape, the pins and the tape are coated in a polymer resin. Suitably, all the edges of the tape and pins are coated and interconnected to minimize the exposure to the bonds. This one-step coating process can easily be carried out with automatic equipment, if desired, and the pin-to-tape bonding is coated to create a highly reliable and less reliable mount.

본 발명의 목적은 집적된 핀 그리드 어레이 실장 및 종래 기술 방법에서 초래되는 문제점 및 단점을 극복하는 집적 회로핀 그리드 어레이 실장을 형성하는 공정을 제공하는데 있다.It is an object of the present invention to provide a process for forming integrated circuit pin grid array mounting that overcomes the problems and disadvantages inherent in integrated pin grid array mounting and prior art methods.

본 발명의 다른 목적은 집적된 핀 그리드 어레이 실장 및 낮은 비용으로 효율적으로 동작된 자동 어셈블리를 사용하여 어셈블될 수 있는 집적회로 칩 캐리어 실장을 형성하는 공정을 제공하는데 있다.It is another object of the present invention to provide a process for forming integrated circuit chip carrier mounts that can be assembled using integrated pin grid array mounting and automated assembly operated at low cost.

본 발명의 또 다른 목적은 집적된 핀 그리드 어레이 실장 및, 이 실장에 결합된 집적 회로칩을 갖는 TAB테이프가 주형전에 시험가능한 상기와 같은 공정을 제공하는데 있다.It is another object of the present invention to provide such a process in which an integrated pin grid array mounting and a TAB tape having an integrated circuit chip coupled to the mounting can be tested before casting.

본 발명의 또다른 목적은 집적된 핀 그리드 어레이 실장 및 단일 주형단계를 사용하여 실행하기에 간단한 집적된 캐리어 실장을 형성하는 공정을 제공하는데 있다.It is another object of the present invention to provide a process for forming an integrated carrier grid that is simple to implement using an integrated pin grid array mount and a single mold step.

본 발명의 또 다른 목적은 핀 그리드 어레이 어댑터 실장 및 단일주형 단계로 제조하는데 비교적 경제적인 핀 그리드 어레이 어댑터 실장을 형성하는 공정을 제공하는데 있다.It is a further object of the present invention to provide a process for forming a pin grid array adapter mount and a pin grid array adapter mount which is relatively economical to manufacture in a single mold step.

이들 및 다른 목적은 이하의 상세한 설명과 동일 소자는 동일 참조번호로 주어지며 프라임 또는 다중프라임 번호는 동일한 기능을 제공하는 동일 소자를 나타내는 도면으로부터 보다 명백해질 것이다.These and other objects will be more apparent from the following detailed description and the same elements are given the same reference numerals and prime or multiple prime numbers represent the same element providing the same function.

실시예에는 핀을 유연성 회로에 납땜함으로써 얻어진 장점, 즉 개선된 전기 도전율 및 증가된 견고성을 개발한다.Embodiments develop advantages obtained by soldering pins to flexible circuits, namely improved electrical conductivity and increased robustness.

본 발명은 특히 제1A도에서 도시된 집적회로 핀 그리드 실장(10) 및, 실장(10)을 형성하는 공정에 관한 것으로, 예를 들어 TAB 공정에서 사용하기 위한 테이프인 돌출된 단자핀(14)을 갖는 유연성 또는 반견고성 회로 테이프(12)가 중합체 수지에서 피막된다.The invention relates in particular to the integrated circuit pin grid mounting 10 shown in FIG. 1A and to the process of forming the mounting 10, for example protruding terminal pins 14 which are tapes for use in the TAB process. Flexible or semi-rigid circuit tape 12 is coated on the polymer resin.

3가지의 일반적인 전자회로 구성이 있다. 제1형은 단층 또는 모두 금속 구성이며, 제2형은 폴리아미드와 같은 유전체 백팅을 갖는 금속층을 구비한 2층 구성이며, 제3형은 KAPTON 폴리이미드와 같은 유전체의 하나 또는 양층상에 정착식으로 결합된 하나 또는 둘의 금속층을 구비한 3 또는 4층 구성이다. 본 발명의 전자 회로는 단자핀이 관통되는 다수의 구멍을 갖는다.There are three general electronic circuit configurations. Type 1 is a single layer or all metal construction, type 2 is a two layer construction with a metal layer having a dielectric backing such as polyamide, and type 3 is fixed on one or both layers of a dielectric such as KAPTON polyimide. 3 or 4 layer configuration with one or two metal layers bonded together. The electronic circuit of the present invention has a plurality of holes through which the terminal pin passes.

단층의 모든 금속 구성을 사용하여 피막된 플라스틱 핀 그리드 어레이 칩 캐리어 뮤엘링(Muehling)씨에게 허여된 미국특허 제4,677,526호에서 기재되어 있다. 단자핀은 피막전에 금속 리드프레임을 구부림으로써 형성된다. 미국특허 제4,667,526호에서, 단지핀간의 공간은 리드간에서 전기절연을 허용할 정도로 충분히 큰 것으로 되어 있다. 단자핀의 공간뿐 아니라 수도 제한된다. 단자핀이 본 발명에 따라 고착되는 금속회로 테이프를 사용함으로써, 위치설정 또는 공간 제한은 받지 않는다. 단자핀의 수는 희망하는대로 많을 수 있다. 또한, 회로 테이프는 회로 테이프가 희망하는대로 얇을 수 있으므로 지지용으로는 사용되지 않는다.It is described in US Pat. No. 4,677,526 to Muehling, a plastic pin grid array chip carrier coated using a single layer all-metal construction. The terminal pin is formed by bending a metal lead frame before coating. In US Pat. No. 4,667,526, the spacing between pins is large enough to allow electrical insulation between leads. The number of terminals pins is limited as well as the space. By using a metal circuit tape on which terminal pins are fixed according to the invention, no positioning or space limitations are imposed. The number of terminal pins can be as large as desired. In addition, the circuit tape is not used for support because the circuit tape can be as thin as desired.

본 발명에 따라 단층회로의 실시예에서 1온스구리(0.36mm(0.0014인치)두께)가 적합하게 사용된다.One ounce copper (0.36 mm (0.0014 inch) thickness) is suitably used in the embodiment of the single layer circuit according to the present invention.

2층 회로는 일반적으로 유전체 캐리어상에 구리를 전해식으로 용착시킴으로써 형성된다. 캐리어는 통상 비록 에폭시 유리와 같은 다른 유전체가 사용될 수 있더라도, 예를 들어 KAPTON인 폴리이미드이다. 단자 유전체 캐리어에 대한 제한은 후속 주형 동작열, 일반적으로 약 140℃ 내지 약 260℃를 견디어낼 수 있어야 하며 실장의 전체 두께가 뚜껑을 포함한 두께가 4.06mm(0.160인치)보다 적은 JEDEL 표준내에 있어야만 한다는 것이다.Two-layer circuits are generally formed by electrolytically welding copper onto a dielectric carrier. The carrier is usually a polyimide, for example KAPTON, although other dielectrics such as epoxy glass can be used. Limitations on terminal dielectric carriers must be able to withstand the heat of subsequent mold operation, typically from about 140 ° C to about 260 ° C, and that the overall thickness of the mounting must be within the JEDEL standard with a thickness less than 4.06 mm (0.160 inch) including the lid. will be.

본 발명에 따르면, 유전체 캐리어는 약 0.05mm(0.002인치)와 약 0.76mm(0.030인치)두께 사이이며 적합하게는 약 0.127mm(0.005인치) 내지 약 0.254mm(0.010인치)두께 사이이다. 전자용착된 구리는 약 1/4온스 내지 약 4온스(0.009mm(0.0004인치) 내지 약 0.142mm(0.0056인치)두께)이며 적합하게는 약 1/2온스 내지 약 2온스(0.018mm 내지 약 0.071mm)(0.0012인치 내지 약 0.0048인치)두께)이다.According to the present invention, the dielectric carrier is between about 0.05 mm (0.002 inches) and about 0.76 mm (0.030 inches) thick and suitably between about 0.127 mm (0.005 inches) to about 0.254 mm (0.010 inches) thick. Electrobonded copper is about 1/4 ounce to about 4 ounces (0.009 mm (0.0004 inches) to about 0.142 mm (0.0056 inches) thick) and suitably about 1/2 ounces to about 2 ounces (0.018 mm to about 0.071) mm) (0.0012 inches to about 0.0048 inches) thick).

3층 회로는 유전체 캐리어에 점착식으로 결합된 정련된 구리포일로 구성된다. 정착물은 약 0.025mm(0.001인치)두께이며 구리 및 폴리이미드층은 2층 회로 테이프에서 기재된 바와 같이 동일한 두께로 된다.The three layer circuit consists of refined copper foil adhesively bonded to the dielectric carrier. The fixture is about 0.025 mm (0.001 inch) thick and the copper and polyimide layers are the same thickness as described in the two-layer circuit tape.

제1B, 2A 및 2B도를 참조하면, 유전체층(22)에 점착식으로 결합된 금속 상호접속 회로 패턴 또는 층(20)을 한정하는 3층 상호접속 테이프(18)가 도시되어 있다. 금속 상호 접속 패턴층(20)은 예를 들어, 구리 또는 구리 합금과 같은 임의 희망물질로 형성될 수 있는 반면에, 유전체층(22)은 KAPTON 폴리이미드와 같은 임의 유전체 물질로 형성될 수 있다. 상호접속 테이프(18)내에는 단자핀(26)을 수용하기 위해 형성된 적어도 하나 이상 통상은 다수의 구멍(24)이 있다. 적합하게는, 상호접속 테이프(18)내에 구멍(24)은 테이프(18)가 핀헤드(30)내 홍 또는 슬롯(28)과 기계적으로 상호고정 하기 위해 크기(size)된다. 구멍(24)은 포토에칭, 드릴링, 스탬핑 또는 이들의 조합과 같은 임의 적합한 기법으로 금속층(20)내의 구멍(25) 및 플라스틱층(22)내의 구멍(27)으로 형성될 수 있다. 구멍(24)의 직경은 적합하게는 금속 및 플라스틱층(20 및 22) 각각에서 동일하다. 바람직하다면, 본 발명의 견지내에서는 금속층(20)내 구멍(25)의 직경보다 약간 작게 되도록 플라스틱층(22)내 구멍(27)의 직경을 형성한다. 플라스틱층(22)내 구멍(27)의 직경은 금속층(20)내 구멍(25) 보다 약 33%까지 작게 될 수 있다. 적합하게는, 구멍(27)은 구멍(25)보다 약 10%까지 작게 될 수 있다. 플라스틱층(22)내 보다작은 구멍(27)은 핀 헤드가 테이프 구멍(24)내로 삽입되는 경우 금속층(20)의 크림핑 기회를 감소시키면서 핀(26)에 보다 단단한 접속을 제공한다.Referring to FIGS. 1B, 2A, and 2B, a three layer interconnect tape 18 is shown defining a metal interconnect circuit pattern or layer 20 adhesively bonded to dielectric layer 22. The metal interconnect pattern layer 20 may be formed of any desired material, such as, for example, copper or a copper alloy, while the dielectric layer 22 may be formed of any dielectric material, such as KAPTON polyimide. Within the interconnect tape 18 there are at least one or more and usually a plurality of holes 24 formed to receive the terminal pins 26. Suitably, the holes 24 in the interconnect tape 18 are sized for the tape 18 to mechanically interlock with the iris or slot 28 in the pinhead 30. The hole 24 may be formed of the hole 25 in the metal layer 20 and the hole 27 in the plastic layer 22 by any suitable technique such as photoetching, drilling, stamping or a combination thereof. The diameter of the holes 24 is suitably the same in each of the metal and plastic layers 20 and 22. If desired, the diameter of the holes 27 in the plastic layer 22 is formed to be slightly smaller than the diameter of the holes 25 in the metal layer 20 within the context of the present invention. The diameter of the holes 27 in the plastic layer 22 may be up to about 33% smaller than the holes 25 in the metal layer 20. Suitably, the hole 27 may be up to about 10% smaller than the hole 25. The smaller hole 27 in the plastic layer 22 provides a tighter connection to the pin 26 while reducing the chance of crimping the metal layer 20 when the pin head is inserted into the tape hole 24.

단자핀은 임의 전기 도전물질로 형성된다. 보다 우수한 전기 도전율 및 피막 중합체 수지의 것과 근사하게 일치하는 열팽창 계수에 따른 적합한 물질은 구리 또는 구리합금이다. 일반적으로, 인과 같이 대단히 강도 있는 성분을 함유한 구리합금이 사용된다.The terminal pin is formed of any electrically conductive material. Suitable materials with better electrical conductivity and coefficient of thermal expansion that closely match that of the coated polymer resin are copper or copper alloys. Generally, copper alloys containing very strong components such as phosphorus are used.

핀(26)의 핀헤드(30)는 적합하게는 핀헤드(30)의 슬롯(28)과 상단표면(34)간에 V자형 형상(32)을 갖는다. V자형 형상(32)이 형성되어 구멍(24)내로 핀(26)의 삽입이 테이프(18)를 크림프하지 않는다. 비록 핀의 V자형 형상이 도시되어졌더라도, 본 발명의 견지내에서는 구멍(24)내로 핀(26)의 삽입을 용이하게 하기 위해 핀헤드(30)를 임의 희망 형상으로 형성할 수 있다. 예를 들어, 핀헤드(30)는 곡선 또는 원주형 형상을 갖을 수 있다. 핀헤드(30)는 적합하게는 구멍(24)의 직경보다 약간 큰 직경을 갖는다. 적합하게, 핀헤드(30)의 최대 외측 직경은 금속층(20)의 구멍(25)의 내측직경 보다 약 5% 내지 약 15% 크다. 핀헤드(30)의 외측직경은 구멍(25)의 내측 직경보다 커서 금속층(20)과의 전기접촉을 보증한다. 동시에, 만일 핀헤드(30)의 외측직경이 너무 크면, 즉 구멍(25)의 직경보다 약 15% 이상 크면, 금속층(20)의 금속은 크림프되어 찢어진다. 또한 핀헤드(30)의 외측직경은 단자핀이 테이프가 굽어지지 않는 테이프의 충분한 접촉영역을 수반하기에 충분히 크다는 것이 실현된다. 또한 본 발명의 견지내에서는 구멍(24)의 직경보다 작거나 또는 동일하게 핀헤드(30)의 외측직경을 형성한다. 일단 핀(26)이 TAB 테이프(18)내로 삽입되면, TAB 테이프(18)를 통해 연장하는 평면(38)과 실제로 수직인 중심선(36)을 수반한다.The pinhead 30 of the pin 26 suitably has a V-shape 32 between the slot 28 and the top surface 34 of the pinhead 30. The V-shaped 32 is formed so that the insertion of the pin 26 into the hole 24 does not crimp the tape 18. Although the V-shaped shape of the pin is shown, within the context of the present invention, the pin head 30 may be formed in any desired shape to facilitate the insertion of the pin 26 into the hole 24. For example, the pinhead 30 may have a curved or columnar shape. The pinhead 30 suitably has a diameter slightly larger than the diameter of the hole 24. Suitably, the maximum outer diameter of the pinhead 30 is about 5% to about 15% greater than the inner diameter of the hole 25 of the metal layer 20. The outer diameter of the pin head 30 is larger than the inner diameter of the hole 25 to ensure electrical contact with the metal layer 20. At the same time, if the outer diameter of the pin head 30 is too large, that is, about 15% or more larger than the diameter of the hole 25, the metal of the metal layer 20 is crimped and torn. It is also realized that the outer diameter of the pin head 30 is large enough that the terminal pin carries a sufficient contact area of the tape to which the tape does not bend. In addition, within the aspect of the present invention, the outer diameter of the pin head 30 is formed to be smaller than or equal to the diameter of the hole 24. Once pin 26 is inserted into TAB tape 18, it involves a centerline 36 that is substantially perpendicular to plane 38 extending through TAB tape 18.

단자핀(26)은 또한 단자 테이프(18)용 자리를 형성하는 숄더 또는 칼라(39)를 포함할 수 있다. 칼라(39)는 테이프(18)를 홈(28)내로 고정하기 위한 정지대로서 작용한다. 또한, 칼라(39)는 테이프(18)를 지지한다. 제2A도에 있어서, 테이프(18)는 유전체층(22)이 숄더(39)와 접속하도록 슬롯(28)내에 위치된다. 제2A도에서 도시되 바와 같이 핀(26)으로서 테이프(18)의 방위가 상술된 실시예 각각에서 사용될 수 있다. 그러나, 또한 본 발명의 견지내에서는 제2B도에서 도시된 바와 같이 핀(26)에 대하여 테이프(18)를 반전시킬 수 있다. 이 실시예에 있어서, 금속층은 핀(26)의 숄더(39)와 직접 접촉된다. 다른 결합없이 테이프(18)와 단자핀(26)간의 양호한 전기 접속은 이러한 방위로부터 생겨날 수 있다. 또한 테이프(18)는 땜납(42)과 같은 수단에 의해 핀(26)의 칼라(39)에 결합될 수 있다. 핀(26)은 또한 상술된 바와 같이 주형내 구멍에서 핀(26)을 자기중심시키기 위해 테이퍼된 콘형백(40)을 포함할 수 있다.Terminal pin 26 may also include a shoulder or collar 39 forming a seat for terminal tape 18. The collar 39 acts as a stop for securing the tape 18 into the groove 28. The collar 39 also supports the tape 18. In FIG. 2A, tape 18 is positioned in slot 28 such that dielectric layer 22 contacts shoulder 39. As shown in FIG. 2A, the orientation of tape 18 as pin 26 may be used in each of the embodiments described above. However, also within the context of the present invention, the tape 18 can be inverted relative to the pin 26 as shown in FIG. 2B. In this embodiment, the metal layer is in direct contact with the shoulder 39 of the pin 26. Good electrical connection between the tape 18 and the terminal pin 26 without other coupling can result from this orientation. The tape 18 may also be coupled to the collar 39 of the pin 26 by means such as solder 42. The pin 26 may also include a tapered cone bag 40 to self-center the pin 26 at the hole in the mold as described above.

제1B도를 참조하면, 금속 상호접속 회로패턴(20)을 한정하는 상호접속 테이프(18)의 부분적인 상부도가 도시되어 있다. 테이프(18)는 이 테이프를 통해 연장하는 다수의 리드(21)을 포함한다. 임의 수의 구멍이 제공될 수 있다. 회로패턴(29)은 다수의 리드(21)을 판정한다. 이들 리드는 적어도 테이프(18)를 통해 연장하는 구멍(23)까지 연장한다. 단자핀(26)은 상호접속 테이프(18)의 표면에서부터 외향으로 연장한다. 제1B도에서, 핀헤드(30)는 회로패턴에 접속되는 것으로 도시된다.Referring to FIG. 1B, a partial top view of an interconnect tape 18 defining a metal interconnect circuit pattern 20 is shown. The tape 18 includes a number of leads 21 extending through this tape. Any number of holes can be provided. The circuit pattern 29 determines the number of leads 21. These leads extend at least to the holes 23 extending through the tape 18. The terminal pins 26 extend outwardly from the surface of the interconnect tape 18. In FIG. 1B, the pin head 30 is shown connected to the circuit pattern.

핀(26)이 상호접속 테이프(18)내로 삽입되어진 후에도 적합하게 구멍(24)내로 고정되어 핀(26)과 금속회로층(20)간의 기계적 영속적 및 전기접촉을 보증한다. 더 이상의 전기적 영속성을 보증하기 위하여, 테이프는 납땜, 브레이징(brazing) 또는 용접과 같은 임의 종래 수단에 의해 핀(26)에 결합될 수 있다. 적합 실시예에 있어서, 핀헤드(30)는 땜납(42)으로 코팅된다. 또한, 핀헤드(30)에 인접한 금속층(20)은 땜납으로 코팅될 수 있다. 땜납 용제가 테이프(18) 또는 핀(26)의 헤드(30)상에 제공될 수 있어 핀헤드(30)와 테이프(18)간의 땜납(42) 유동량을 증기시킨다. 납땜은 온기, 증기 재유동, 적외선 또는 레이저로와 같은 임의 종래 열적용기법으로 핀(26)과 테이프(18)상에 납땜을 재유동시킴으로써 달성될 수 있다. 땜납(42)은 용해되어 응고에 의해 핀헤드(30)를 테이프(18)의 금속층(20)에 결합시킨다. 테이프(18)에 대하여 핀(26)의 적절한 위치설정을 보증하기 위하여, 핀(26)은 납땜전에 도시되지 않은 정착물 또는 지그내로 삽입될 수 있어, 핀(26)은 서로에 대하여 또한 테이프(18)에 대하여 적당히 정렬된다. 지그는 주형동작을 용이하게 하여 쉽사리 삽입 및 제거될 수 있는 주형자체, 예를 들어, 기부의 일체부일 수 있다.Even after the pins 26 are inserted into the interconnect tape 18, they are properly fixed into the holes 24 to ensure mechanical permanent and electrical contact between the pins 26 and the metal circuit layer 20. To ensure further electrical permanence, the tape can be coupled to the pin 26 by any conventional means, such as soldering, brazing or welding. In a suitable embodiment, the pinhead 30 is coated with solder 42. In addition, the metal layer 20 adjacent to the pinhead 30 may be coated with solder. Solder solvent may be provided on the tape 18 or on the head 30 of the pin 26 to vaporize the flow of solder 42 between the pin head 30 and the tape 18. Soldering can be accomplished by reflowing the solder on pins 26 and tape 18 by any conventional thermal application technique such as warm, steam reflow, infrared or laser furnace. The solder 42 is melted to couple the pin head 30 to the metal layer 20 of the tape 18 by solidification. In order to ensure proper positioning of the pins 26 with respect to the tape 18, the pins 26 can be inserted into fixtures or jigs not shown before soldering, such that the pins 26 are also taped to one another. Is properly aligned with respect to The jig may be a mold itself, for example an integral part of the base, which facilitates mold operation and can be easily inserted and removed.

제2실시예에 있어서, 단지핀(26a)은 제11A도에서 도시된 바와 같이 설계된다. 핀(26a)은 고정 기구를 필요로 하지 않는다. 핀헤드(30)는 상호접속 테이프(18)의 구멍(24)의 직경보다 다소적은 직경을 갖는 것으로 설계된다. 핀헤드 길이(224)는 상호접속 테이프(18)의 두께보다 다소 길다. 적합하게, 핀헤드는 상호접속 테이프의 높이위로 약 0.254mm(0.610인치) 내지 약 0.51mm(0.020인치)까지 연장할 수 있다. 핀(26a)은 상호 테이프(18)의 지지체로서 작용하는 제1숄더 또는 칼라(39')를 포함한다. 칼라의 길이는 후술될 바와 같이 플라스틱 핀 그리드 실장의 피막기부내에 완전히 삽입될 정도이다. 칼라는 핀 그리드 어레이 실장의 기부를 형성하는 제2숄더(228)에서 종단된다.In the second embodiment, the pin 26a is designed as shown in FIG. 11A. The pin 26a does not require a fixing mechanism. The pinhead 30 is designed to have a diameter that is somewhat less than the diameter of the hole 24 of the interconnect tape 18. Pinhead length 224 is somewhat longer than the thickness of interconnect tape 18. Suitably, the pinhead can extend from about 0.254 mm (0.610 inches) to about 0.51 mm (0.020 inches) above the height of the interconnect tape. The pin 26a includes a first shoulder or collar 39 'that acts as a support for the mutual tape 18. The length of the collar is such that it will be fully inserted into the encapsulant of the plastic pin grid mounting as will be described later. The collar terminates at a second shoulder 228 forming the base of the pin grid array mount.

상호접속 테이프(18)에 핀(26a)을 고착하는 것은 상기 실시예에서와 같이 기계적 결합 보다도 오히려 야금술 결합에 의한 것이다. 핀(26a)은 다수의 구멍(60)을 포함하는 로딩 정착물(230)내에 먼저 위치된다. 구멍(60)은 핀을 견고하게 지지하는 핀(26a)의 제2숄더(228)를 수용하도록 크기된 숄더형부(62')를 포함할 수 있다. 상호접속 테이프(18)는 핀(26a)의 제1숄더(39')상에 놓여지도록 위치된다. 상호접속 테이프(18)의 삽입은 기계적 고정이 필요치 않음으로 용이하게 된다. 테이프는 과대한 힘을 사용하지 않고 숄더상에 위치될 수 있다. 테이프는 크림핑없이 숄더상에 평탄하게 놓여진다. 후술된 바와 같이, 상호접속 테이프(18)는 숄더(39')와 접촉하여 금속 상호접촉 회로층(20) 또는 유전층(22)에 위치될 수 있다. 스텐슬 또는 스크린과 같은 마스크(234)는 상호접속 테이프(18)상에 위치된다. 마스크는 일련의 구멍(236)을 포함한다. 구멍(236)은 핀헤드(30)의 직경보다 직경이 크며 핀헤드상에 끼워지도록 설계되어 상호접속 테이프가 핀(26a)의 제1숄더(39')상에 놓여지게 된다. 마스크 구멍(236)의 직경은 상호접속 구멍(24)의 직경보다 커서 핀헤드(30)에 인접한 상호접속 테이프(18)의 부는 마스크(234)에 의해 커버되지 않는다.Fixing pin 26a to interconnect tape 18 is by metallurgical bonding rather than mechanical bonding as in the above embodiment. The pin 26a is first placed in the loading fixture 230 comprising a plurality of holes 60. The aperture 60 can include a shoulder-shaped portion 62 'sized to receive a second shoulder 228 of the pin 26a that firmly supports the pin. The interconnect tape 18 is positioned to rest on the first shoulder 39 'of the pin 26a. Insertion of interconnect tape 18 is facilitated by the need for no mechanical fixation. The tape can be placed on the shoulder without using excessive force. The tape is laid flat on the shoulder without crimping. As discussed below, interconnect tape 18 may be positioned in metal interconnect circuit layer 20 or dielectric layer 22 in contact with shoulder 39 '. A mask 234, such as a stencil or screen, is placed on the interconnect tape 18. The mask includes a series of holes 236. The holes 236 are larger in diameter than the diameter of the pin head 30 and are designed to fit on the pin head so that the interconnect tape rests on the first shoulder 39 'of the pin 26a. The diameter of the mask hole 236 is larger than the diameter of the interconnect hole 24 so that the portion of the interconnect tape 18 adjacent to the pinhead 30 is not covered by the mask 234.

핀헤드(30)의 길이(224)는 핀헤드가 마스크위로 적어도 0.254mm(0.010인치) 적합하게는 마스크위로 약 0.254mm 내지 약 0.51mm(0.010인치 내지 0.020인치) 연장하도록 선택된다.The length 224 of the pinhead 30 is selected such that the pinhead extends at least 0.254 mm (0.010 inches) over the mask, suitably from about 0.254 mm to about 0.51 mm (0.010 inches to 0.020 inches) over the mask.

땜냅 페이스트(232)가 마스크(234)의 한측상에 위치된다. 땜납 페이스는 금속분말과 액체를 혼합하여 형성되어 슬러리(Slurry)를 제조한다. 액체는 슬러리의 약 5용적 퍼센트 내지 약 35용적 퍼센트를 구비한다. 액체는 본 기술에서는 공지된 임의 캐리어 매체일 수 있다. 적합한 액체는 중간 활성된 로진 용제와 같은 유기용제이다.Solder paste 232 is located on one side of mask 234. The solder face is formed by mixing a metal powder and a liquid to produce a slurry. The liquid has from about 5 volume percent to about 35 volume percent of the slurry. The liquid can be any carrier medium known in the art. Suitable liquids are organic solvents such as medium activated rosin solvents.

금속 분말은 피막용 수지의 주형온도보다 높은 융점을 갖도록 선택되지만 상호접속 테이프의 유전체층이 열저하가 납땜동안 발생하지 않을 정도로 충분히 낮다. 적합한 금속분말은 약 150℃ 내지 약 400℃ 사이의 용융 온도를 갖으며 적합하게는 170℃ 내지 약 300℃의 범위에서 용해된다. 적합한 금속분말은 주석 및 납의 합금 또는 다른 합금성분과 임의로 화합된 주석 및 은으로 구성된 낮은 용융 땜납이다. 특정화된 범위내에서 용해되는 임의 금속분말은 본 발명의 범위내일 수 있다.The metal powder is selected to have a melting point higher than the mold temperature of the resin for coating, but the dielectric layer of the interconnect tape is low enough that thermal degradation does not occur during soldering. Suitable metal powders have a melting temperature between about 150 ° C. and about 400 ° C. and suitably dissolve in the range of 170 ° C. to about 300 ° C. Suitable metal powders are low melt solders composed of tin and silver, optionally in combination with alloys of tin and lead or other alloying components. Any metal powder that dissolves within the specified range may be within the scope of the present invention.

땜냅 페이스트(232)는 마스크(234)의 한 측상에 용착되며 고무청소기(squeegee)에 의해 마스크에 칠해진다. 고무 청소기는 통상 사용된 고무 청소된 물질로 구성되지만 적합하게는 유연성이 높아야 한다. 핀헤드(30)를 구부리거나 또는 핀위치를 이동하는 것을 피하기 위해서는 높은 유연성이 바람직하다.Solder paste 232 is deposited on one side of mask 234 and painted on the mask by a rubber cleaner. Rubber cleaners usually consist of used rubber cleaned material, but should be suitably high in flexibility. High flexibility is desirable to avoid bending the pin head 30 or moving the pin position.

고무 청소기를 사용하여 땜냅 페이스트를 칠한 후에, 땜냅 페이스트(232)는 마스크(234)에 의해 커버되지 않은 상호 접속 테이프(18)부를 코팅한다. 상호 접속 테이프 구멍(24)은 또한 핀 헤드(30)에 의해 점유된 영역을 제외하고 채워진다. 다음에 마스크는 제거되며 로딩 정착을 커버(240)가 제11B도에서 도시된 바와 같이 삽입된다. 로딩 접착물 커버는 돌기부(242)를 포함한다. 돌기부는 핀(26a)의 제1숄더(39)에 대해 테이프를 견고히 밀착하는 상호 접속 테이프(18)의 표면에 압력을 가한다.After applying the solder paste using a rubber cleaner, the solder paste 232 coats the interconnect tape 18 portion not covered by the mask 234. The interconnect tape holes 24 are also filled except for the area occupied by the pin head 30. The mask is then removed and the loading fixation cover 240 is inserted as shown in FIG. 11B. The loading adhesive cover includes a protrusion 242. The protrusion exerts a pressure on the surface of the interconnect tape 18 which tightly adheres the tape to the first shoulder 39 of the pin 26a.

돌기부(242)는 상호 접속 테이프(18)가 땜납 공정동안 잘 정비되고 핀(26a)과 접촉하게 남아있게 되는 것을 보증해 준다. 로딩 정착물 커버(240)상에 하중을 위치시키거나 또는 도시되지 않은 외부 클램프에 의해 로딩 정착물 커버(240)에 로딩 정착물(230)을 클램핑함으로써 최대 압력이 달성된다.The protrusion 242 ensures that the interconnect tape 18 remains well maintained during the soldering process and remains in contact with the pins 26a. The maximum pressure is achieved by placing a load on the loading fixture cover 240 or by clamping the loading fixture 230 to the loading fixture cover 240 by an external clamp, not shown.

땜납은 다음에 용해되어 상호 접속 테이프(18)의 금속 상호 접속 회로 패턴층(20)과 핀(26a) 사이에 야금술 결합을 형성된다. 땜납은 본 기술에서 공지된 임의의 자동 또는 수동 공정, 예를 들어, 온기, 적외선 또는 증기상 땜납에 의해 용해될 수 있다.The solder is then dissolved to form a metallurgical bond between the metal interconnect circuit pattern layer 20 of the interconnect tape 18 and the pins 26a. The solder can be dissolved by any automatic or manual process known in the art, for example, warm, infrared or vapor phase solder.

땜납 페이스트는 후술될 바와 같이 공동 상향(cavity up) 또는 공동 하향(cavity down) 실장이 바람직한가를 정하는 상호 접속 테이프의 도전층(20) 또는 유전체층(22)에 코팅될 수 있다. 제11C도에서는 땜납 페이스트가 도전층(20)뿐 아니라 상호 접속 테이프(18)의 유전체층(22)에도 코팅될 때 형성된 필렛(fillet)을 도시한다. 땜납은 단지 핀(26a) 및 도전층(20)에만 코팅된다. 필렛의 외형이 다르다 할지라도, 두 실시예에서는 상호 접속 테이프(18)와 핀(26a)간에 야금술 결합을 형성한다.The solder paste may be coated on the conductive layer 20 or the dielectric layer 22 of the interconnect tape, which determines whether cavity up or cavity down mounting is desired, as described below. FIG. 11C shows fillets formed when solder paste is coated on the dielectric layer 22 of the interconnect tape 18 as well as the conductive layer 20. The solder is only coated on the pins 26a and the conductive layer 20. Although the appearance of the fillet is different, the two embodiments form a metallurgical bond between the interconnect tape 18 and the pin 26a.

핀 또는 선택적으로 핀의 일부가 제2금속으로 코팅될 수 있어 땜납 습식을 개선시킨다. 예를 들어, 금으로된 전기 도금이다. 도시되지 않은 다른 실시예에 있어서, 땜납 페이스트 보다는 오히려, 예를 들어, 스탬프된 땜납링인 땜납 선형(perform)이 땜납 정렬용 핀헤드를 사용하여 숄더상에 위치될 수 있다.The fin or optionally a portion of the fin can be coated with a second metal to improve solder wettability. For example, electroplating with gold. In another embodiment, not shown, rather than solder paste, a solder periform, for example a stamped solder ring, may be placed on the shoulder using a pin head for solder alignment.

땜납된 핀을 갖고 상호 접속 테이프로 구성된 어셈블리는 제3A도에서 도시된 바와 같이 땜납 도장 정착물에서 제거되어 주형(50)내로 로드된다. 이러한 방법에서, 테이프(18')는 주형(50)내로 핀(26')을 삽입하기 위한 캐리어로서 작용한다. 주형은 강철 금속과 같은 희망물질로 구성될 수 있는 기부 성분(52) 및 커버성분(54)을 포함한다. 기부 성분(52)은 제1기부표면(58)을 갖는 리세스(56)를 갖는다. 제1기부표면(58)에서부터 연장하는 다수의 구멍(60)이 기부성분(52)내에 형성된다. 구멍(60)은 핀(26')의 벽(40')을 수용하도록 크기된 콘형부(62)를 포함할 수 있다. 콘형벽(40')은 콘형부(62)내에 위치되어 핀(26')이 주형(50)내에 적당히 정렬되는 것을 보증한다.An assembly with soldered pins and composed of interconnect tape is removed from the solder paint fixture and loaded into the mold 50 as shown in FIG. 3A. In this way, the tape 18 'acts as a carrier for inserting the pin 26' into the mold 50. The mold includes a base component 52 and a cover component 54 which may be composed of a desired material such as steel metal. Base component 52 has a recess 56 having a first donor surface 58. A plurality of holes 60 are formed in the base component 52 extending from the first base surface 58. The aperture 60 can include a cone portion 62 sized to receive the wall 40 'of the pin 26'. Cone wall 40 'is located in cone portion 62 to ensure that pin 26' is properly aligned within mold 50. As shown in FIG.

제3B도에서 도시된 바와 같이, 테이프(18')는 핀(26')에 의해 기부성분(52)의 기부표면(58)상에서 지지된다. 커버성분(54)은 기부성분(52)상의 위치내로 클램프된다. 커버성분(54)은 기부성분(52)과 커버성분(54)간에 형성된 공동(66)내로 돌출되는 돌기부(64)를 포함한다. 돌기부(64)는 테이프(18')와 접촉하여 외향으로 연장하는 표면(68)을 갖는다. 제1돌기부(64)는 또한 테이프(18')의 구멍(72)을 통해 연장하는 중심부(70)를 포함한다. 커버성분(54)의 외부표면(74)은 기부성분(52)의 표면(76)을 지지하며 주형(50)을 폐쇄하여 핀(26') 및 테이프(18')에 대해 공동(66)을 형성한다.As shown in FIG. 3B, tape 18 'is supported on base surface 58 of base component 52 by pin 26'. Cover component 54 is clamped into position on base component 52. The cover component 54 includes a projection 64 projecting into a cavity 66 formed between the base component 52 and the cover component 54. The protrusion 64 has a surface 68 that extends outwardly in contact with the tape 18 '. The first projection 64 also includes a central portion 70 extending through the aperture 72 of the tape 18 '. The outer surface 74 of the cover component 54 supports the surface 76 of the base component 52 and closes the mold 50 to open the cavity 66 against the pin 26 'and the tape 18'. Form.

다음에 공동(66)은, 제3C도에서 도시된 바와 같이, 핀(26') 및 테이프(18')를 적어도 부분적으로 둘러싸고 지지하기 위해 중합체 수지(78)로 채워진다. 중합체 수지(78)가 넣어지면, 공동(66)은 임의 희망 영역에서 기부 및 커버성분(52 및 54)을 통해 연장하는 주형 통로(도시되지 않음)를 통해 채워진다.The cavity 66 is then filled with a polymer resin 78 to at least partially surround and support the pins 26 'and the tape 18', as shown in FIG. 3C. Once the polymer resin 78 is loaded, the cavity 66 is filled through a mold passage (not shown) that extends through the base and cover components 52 and 54 in any desired region.

중합체 수지를 도입하는 적합한 한 방법은 제3A도에서 도시된 바와 같이 커버성분내 구멍을 통하는 것이다. 커버 성분으로부터 수지를 도입하는 것은 주형 정착물의 기부에 대해 테이프를 견고하게 밀착하는 상호 접속 테이프상에 압력을 가한다. 상호 접속 테이프상의 압력은 주형동안 테이프의 왜곡을 제한시킨다.One suitable method of introducing the polymer resin is through the hole in the cover component as shown in FIG. 3A. Introducing the resin from the cover component exerts pressure on the interconnect tape which firmly adheres the tape to the base of the mold fixture. Pressure on the interconnect tape limits the distortion of the tape during the mold.

중합체 수지는 열경화성 및 열가소성 중합체 수지로 구성되는 그룹에서 선택된다. 열경화성 중합체 수지는 에폭시, 1-2 폴리부타디엔, 실리콘, 폴리(비스메일이미드) 및 폴리이미드 중합체로 구성된 그룹에서 선택된다. 이들 각 중합체에 희망한다면, 유전체 상수, 열팽창 계수 및 생성된 중합체 혼합물의 코스트를 변화시키기 위해 채워질 수 있다. 충전재는 예를 들어, 증기 실리카, 세라믹 또는 수정과 같은 물질을 포함할 수 있다. 열경화성 에폭시 수지는 통상 낮은 점성도 및 약 170℃ 내지 약 300℃의 공정온도를 갖는다. 열가소성 중합체 수지는 폴리페닐설파이드, 폴리설폰, 폴리아릴에테르, 폴리아미드, 폴리에테르 케톤, 폴리테르설톤, 폴리에테르이미드, 폴리이미드, 써모트로픽, 액정 중합체 및 플루오르중합체로 구성된 그룹에서 선택될 수 있다. 열가소성 중합체 수지는 열경화성 수지에 대해 기술된 바와 같은 이유 및 물질로 채워질 수도 또는 채워지지 않을 수 있다. 열가소성 수지는 통상 높은 점성도 및 약 220℃ 이상 적합하게는 약 220℃ 내지 400℃의 공정온도를 갖는다. 열가소성 수지의 적합한 한 그룹은 충전재로 65용적%까지 채워질 수도 있고 또는 채워지지 않을 수 있는 액정 중합체로서 공지된다. 액정 중합체의 실시예는 세라네세 코포레이션에서 구매가능한 VECTRA이다. 비록 열경화성 및 열가소성 중합체의 특정그룹이 기술되어 졌더라도, 본 발명의 견지내에서는 기술된 상호 접속 테이프 및 핀 그리드 어레이 실장의 핀을 피막할 수 있는 임의 중합체 물질을 사용할 수 있다.The polymeric resin is selected from the group consisting of thermosetting and thermoplastic polymeric resins. The thermosetting polymer resin is selected from the group consisting of epoxy, 1-2 polybutadiene, silicone, poly (bismailimide) and polyimide polymer. If desired, each of these polymers can be filled to change the dielectric constant, coefficient of thermal expansion, and the cost of the resulting polymer mixture. The filler may include materials such as, for example, vapor silica, ceramics or quartz. Thermosetting epoxy resins typically have low viscosity and process temperatures of from about 170 ° C to about 300 ° C. The thermoplastic polymer resin can be selected from the group consisting of polyphenylsulfides, polysulfones, polyarylethers, polyamides, polyether ketones, polyethersultones, polyetherimides, polyimides, thermotropics, liquid crystal polymers and fluoropolymers. The thermoplastic polymer resin may or may not be filled with the reasons and materials as described for the thermosetting resin. Thermoplastic resins typically have a high viscosity and a process temperature of about 220 ° C. or more and suitably about 220 ° C. to 400 ° C. One suitable group of thermoplastics is known as liquid crystal polymers which may or may not be filled up to 65% by volume with filler. An example of a liquid crystal polymer is VECTRA, commercially available from Seranese Corporation. Although specific groups of thermoset and thermoplastic polymers have been described, any polymer material capable of coating the fins of the described interconnect tape and pin grid array mountings can be used within the context of the present invention.

본 발명을 실행하기 위하여, 통상 약 G. 9MPa(제곱인치당 1000파운드(psi))보다 적은 압력으로 중합체 물질을 사용하는 전이 주형기법이 적합한다. 본 발명은 공정시에 필요한 보다 낮은 압력이 주형 단계동안 전기접속의 손상가능성을 감소시키기 때문에 전이 주형을 적합하게 내장한다. 그러나, 본 발명의 견지내에서는 고점성도 중합체가 약 13.8MPa(2000 psi) 이상의 비교적 높은 압력을 사용하여 주입되는 경우 사출성형과 같은 임의 다른 주형기법을 사용할 수 있다. 통상, 열가소성 수지는 후자기법을 사용하여 주형된다. 그러나, 본 발명의 견지내에서는 열경화성 수지를 전이 주형하거나 또는 열가소성 수지를 사출성형할 수 있다. 열경화성 중합체와 열가소성 중합체간의 한 차이점은 열경화성 중합체가 큐어링 시간을 필요로 한다는 것이다.In order to practice the present invention, transition casting techniques using polymer materials are typically suitable at pressures less than about G. 9 MPa (1000 pounds per square inch (psi)). The present invention suitably embeds a transfer mold because the lower pressure required in the process reduces the likelihood of damage to the electrical connection during the mold step. However, within the context of the present invention, any other molding technique, such as injection molding, may be used when the high viscosity polymer is injected using a relatively high pressure of about 13.8 MPa (2000 psi) or more. Usually, a thermoplastic resin is cast using the latter magnetic method. However, within the aspect of the present invention, it is possible to transfer mold the thermosetting resin or injection molding the thermoplastic resin. One difference between thermoset polymers and thermoplastic polymers is that thermoset polymers require curing time.

중합체 수지가 주형 공동(66)내에 채워져 경화 또는 큐어된 후에, 생성된 집적회로 핀 그리드 어레이 실장(10)은 주형(50)으로부터 인출된다. 이것은 수압과 같은 수단에 의해 동작될 수 있어 주형(50) 외부로 실장(80)을 미는 주형(도시되지 않음)을 통해 연장하는 핀에 의해 달성될 수 있다. 제3D도에서 도시된 바와 같이 완성된 실장(80)은 희망한다면 현재 트림되어 문질러 다른 상태로 할 수 있다.After the polymer resin is filled into the mold cavity 66 and cured or cured, the resulting integrated circuit pin grid array mount 10 is withdrawn from the mold 50. This may be accomplished by a pin that may be operated by means such as hydraulic pressure and extends through a mold (not shown) that pushes the mounting 80 out of the mold 50. As shown in FIG. 3D, the completed mounting 80 can now be trimmed and rubbed to another state if desired.

실장이 주형에 고착되는 것을 방지하기 위하여, 유기 중합체의 주입전에 주형벽상에 주형 방출제로 코팅할 수 있다. 특정 주형 방출액은 사용되어지는 특정 유기 중합체에 따라 선택된다. 예를 들어, 폴리이미드는 아연 스테아린산연, 플루로 중합체 또는 지방산 주형 방출제를 필요로 할 수 있다.To prevent the mounting from sticking to the mold, it may be coated with a mold release agent on the mold wall prior to injection of the organic polymer. The specific mold release liquid is selected according to the specific organic polymer used. For example, polyimides may require zinc stearate, fluo polymers or fatty acid template release agents.

실장(80)은 현재 리세스(86)의 하단 표면(84)상에 결합된 직접회로 칩 장치(82)을 갖을 수 있다. 칩장치(82)는 다음에 단자핀(26')에서 리세스(86)로 연장하는 금속통로로 형성된 리드(88)에 전기 접속된다. 이러한 전기 접속은 예를 들어, 초음파, 열음파 또는 열압축 결합과 같은 종래의 임의 기법으로 행해질 수 있다. 전기 접속은 TAB 공정 또는 종래의 배선 결합으로 실행될 수 있다.The mounting 80 may now have an integrated circuit chip device 82 coupled on the bottom surface 84 of the recess 86. The chip device 82 is then electrically connected to a lead 88 formed by a metal passage extending from the terminal pin 26 'to the recess 86. Such electrical connection can be made by any conventional technique such as, for example, ultrasonic, thermosonic or thermocompression coupling. The electrical connection can be carried out in a TAB process or a conventional wiring bond.

본 발명의 장점은 칩(82) 및 이의 리드접속이 실장(80)의 최종 어셈블리전에 시험될 수 있다는 것이다. 적합하게는, 시험단계는 실장(80)상에 커버(90)의 밀봉전에 발생할 수 있다.An advantage of the present invention is that the chip 82 and its lead connections can be tested prior to final assembly of the mounting 80. Suitably, the test step may occur prior to sealing of the cover 90 on the mounting 80.

제3E도에서 도시된 바와 같이, 실장(80)은 현재 리세스(86)내에서 밀봉될 수 있다. 밀봉 수단은 커버 성분(90)을 내장할 수 있다. 커버 성분(90)은 금속, 합금, 유리, 세라믹, 유기 중합체 및 이들의 화합물로 구성된 그룹에서 선택된 물질로 형성될 수 있다. 커버성분(90)은 실장(80)내로 봉입되어 예를 들어 에폭시 점착물에 의한 것과 같은 임의 희망수단에 의해 리세스(86)를 커버한다. 또한 본 발명의 견지내에서는 상술된 바와 같이 열경화성 또는 열가소성 유기 중합체와 같은 밀봉물질로 리세스(86)를 채울 수 있다.As shown in FIG. 3E, the mounting 80 can now be sealed within the recess 86. The sealing means can incorporate the cover component 90. Cover component 90 may be formed of a material selected from the group consisting of metals, alloys, glass, ceramics, organic polymers, and compounds thereof. The cover component 90 is enclosed into the mounting 80 to cover the recess 86 by any desired means, for example by means of an epoxy adhesive. It is also within the context of the present invention that the recess 86 can be filled with a sealing material, such as a thermoset or thermoplastic organic polymer, as described above.

제4A 내지 4F도를 참조하면, 단자핀(26)이 TAB 테이프(18)내로 단자핀(26)의 삽입전에 주형 기부성분(52')내 구멍(60)내로 삽입되는 직접 회로핀 그리드 어레이 실장(80')을 형성하기 위한 일련의 단계가 도시되어 있다. 적합하게는, 단자핀(26)은 제4A도에서 도시된 바와 같이 핀 헤드(30)내 홈(28')에 의해 MYLAR 또는 KAPTON 캐리어(100)에 위치 및 고정된다. 핀(26)은 특정된 모든 상세없이 도시된 것을 제외하고는 제2도에서 도시된 것과 본질적으로 동일하다. 핀을 이동하는 이러한 방법이 미국특허 제4,442,938호에서 기재되어 있다. 아직도 캐리어(100)에 의해 지지되기 때문에 단자핀(26)의 구멍(60')내로 삽입된다. 구멍(60')은 캐리어(100)가 제4A도에서 도시된 바와 같이 벗겨지기 때문에 핀(26)을 지지하도록 크기된다. 또한 본 발명의 견지내에서는 예를 들어, 손으로와 같은 임의 희망 기법에 의해 단자핀(26)을 구멍(60')내로 삽입할 수 있다.4A-4F, an integrated circuit pin grid array mounting in which terminal pins 26 are inserted into holes 60 in mold base component 52 'prior to insertion of terminal pins 26 into TAB tape 18. Referring to FIGS. A series of steps are shown for forming 80 '. Suitably, the terminal pin 26 is positioned and secured to the MYLAR or KAPTON carrier 100 by a groove 28 'in the pin head 30 as shown in FIG. 4A. Pin 26 is essentially identical to that shown in FIG. 2 except that it is shown without all the details specified. Such a method of moving a pin is described in US Pat. No. 4,442,938. Since it is still supported by the carrier 100, it is inserted into the hole 60 ′ of the terminal pin 26. The aperture 60 'is sized to support the pin 26 because the carrier 100 is peeled off as shown in Figure 4A. Also within the context of the present invention, the terminal pin 26 can be inserted into the hole 60 'by any desired technique, such as by hand.

일단 단자핀(26)이 기부성분(52')에 위치되면, TAB 테이프(18)는 제4B도에서 도시된 바와 같이 핀(26)상에 위치된다. 테이프(18)는 공정의 자동화를 증진하기 위해 릴로부터 당겨질 수 있다. 다음에, 테이프(18)는 핀헤드(30')를 수용하기 위한 구멍 또는 슬롯(104)을 포함하는 정착물(102)에 의해 핀(26)상에 밀착된다. 정착물(102)은 테이프(18)를 손상시키지 않도록 하기 위하여 단단한 고무와 같은 임의 물질로 구성될 수 있다.Once the terminal pin 26 is positioned at the base component 52 ', the TAB tape 18 is positioned on the pin 26 as shown in FIG. 4B. The tape 18 can be pulled out of the reel to promote the automation of the process. The tape 18 is then adhered onto the pin 26 by a fixture 102 that includes a hole or slot 104 for receiving the pin head 30 '. Fixture 102 may be comprised of any material, such as hard rubber, to avoid damaging tape 18.

커버성분(54')은 다음에 제3C도에서 도시된 바와 같이 주형(50')을 폐쇄시키기 위해 기부성분(52')상에 배치된다. 이 실시예에 있어서, 테이프(18)의 단은 주형(50)의 측으로부터 돌출된다. 가열싱크컵(106)이 또한 최종실장(80')에서 피막되도록 주형에 내장된다. 가열 싱크컵(106)은 임의 희망 형상을 갖을 수 있으며 희망한다면 냉각핀(fin)을 갖는다. 가열 싱크컵(106)에는 테이프(18)를 지지하기 위한 칼라(108)가 제공된다. 칼라 지지대는 주형내에서 중합체 수지의 주형동안 특히 유리할 수 있다. 가열 싱크컵은 또한 기술된 인의 실시예에서도 실체화할 수 있다. 다음에, 일련의 단계도 제3C도 내지 3E도에서 도시된 바와 같이, 주형(50')은 제4D도에서는 중합체 수지(78')로 채워져 있는 것으로 도시되며, 실장(80')은 제4E도에서 주형(50')에서 인출되는 것으로 도시되며 뚜껑(90')은 제4F도에서 칩 또는 장치(82)를 밀폐시킨다.Cover component 54 'is then disposed on base component 52' to close mold 50 'as shown in FIG. 3C. In this embodiment, the end of the tape 18 protrudes from the side of the mold 50. The heat sink cup 106 is also embedded in the mold to be coated in the final mounting 80 '. The heat sink cup 106 can have any desired shape and, if desired, have a cooling fin. The heat sink cup 106 is provided with a collar 108 for supporting the tape 18. The collar support can be particularly advantageous during the mold of the polymer resin in the mold. Heated sink cups may also be substantiated in the described embodiments of phosphorus. Next, as shown in a series of steps and FIGS. 3C-3E, the mold 50 'is shown filled with a polymer resin 78' in FIG. 4D, and the mounting 80 'is shown in FIG. 4E. The figure is shown withdrawn from the mold 50 'and the lid 90' seals the chip or device 82 in FIG. 4F.

제4F도에서 도시된 바와 같이, 실장(80')은 완성된 실장(80')으로부터 돌출되는 테이프(18)를 갖는다. 이것으로 피막된 핀(26) 및 칩(82')을 갖는 테이프(18)가 테이프(18)에 이동되는 동안 다른 공정처리를 할 수 있다. 또한 본 발명의 견지내에서는 실장(80')내 리세스(86')가 밀봉되기 전 또는 후에 실장(80')으로부터 돌출하는 테이프(18)의 단을 트림 오프할 수 있다. 또한 본 발명의 견지내에서는 본 명세서내에서 기술된 각 실시예는 희망한다면 주형으로부터 연장하는 상호 접속 테이프로 주형될 수 있다.As shown in FIG. 4F, the mounting 80 'has a tape 18 protruding from the completed mounting 80'. This allows other processing to be done while the tape 18 having the encapsulated pin 26 and the chip 82 'is moved to the tape 18. Also within the context of the present invention, it is possible to trim off the end of the tape 18 protruding from the mounting 80 'before or after the recess 86' in the mounting 80 'is sealed. Also within the context of the present invention, each embodiment described herein may be molded with an interconnect tape extending from the mold if desired.

제5A 내지 5E도를 참조하면, 집적회로 핀 그리드 어레이 실장(120)의 제2실시예를 구성하기 위한 일련의 단계가 도시되어 있다. 제5D도에서 도시된 바와 같이 완성된 실장(120)은 연장되어 중심으로 배치된 집적 회로 장치 접속 리세스 또는 공동(122)을 갖는다. 상호 접속 테이프(126)의 일체부인 리드(124)는 접속 리세스(122)내로 연장한다.5A through 5E, a series of steps for constructing a second embodiment of an integrated circuit pin grid array mounting 120 is shown. As shown in FIG. 5D, the completed mount 120 has an integrated circuit device connection recess or cavity 122 that is extended and centered. Lead 124, which is an integral part of interconnect tape 126, extends into connection recess 122.

제5A도에서 도시된 바와 같이, 실장(120)을 구성하는데 사용된 주형(128)은 상술된 주형(50)과 실제로 동일하지만 기본적인 차이점을 주형 기부성분(130)상에 돌기부(129) 및 주형커버(132)상에 돌기부(131)를 제공한다는 것이다. 주형(128)이 제5B도에서 도시된 바와 같이 폐쇄되면, 돌기부(129 및 131)는 이들간에 배치된 테이프(126)로 서로 지지된다. 주형(128)은 현재 중심으로 배치된 칩접속 리세스(134)를 형성한다.As shown in FIG. 5A, the mold 128 used to construct the mounting 120 is actually the same as the mold 50 described above, but the basic difference is the protrusion 129 and the mold on the mold base component 130. The protrusion 131 is provided on the cover 132. When the mold 128 is closed as shown in FIG. 5B, the projections 129 and 131 are supported by each other with a tape 126 disposed therebetween. The mold 128 forms a chip connection recess 134 currently centered.

제5A도에서 도시된 바와 같이, 상호 접속 테이프(126)는 상술된 테이프(18 및 18')와 본질적으로 동일하다. 핀(26)은 제2도에서 도시된 핀(26)을 개략적으로 도시한 것이다. 테이프(18 및 18')간의 차이점은 캔틸레버형으로 구멍(72')상으로 연장하는 리드(124)를 제공한다는 것이다. 금속 상호접속 회로 패턴(20')의 일체부인 리드(124)는 범프(125)를 갖는 것으로 도시되어 있다. 그러나, 본 발명의 견지내에서는 집적 회로장치(82)상에 범프를 형성하고 범프(125) 없이 리드를 형성할 수 있다. 또한, 필요하다면 리드는 도금될 수 있다. 예를 들어, 니켈 장벽층상에 금으로 도금될 수 있다. 또한, 회로 패턴(20')의 임의부도 필요하다면 도금될 수 있다. 또한 본 발명의 견지내에서는 테이프(126)는 단자핀(26')에 대해 반전될 수 있다. 이러한 경우에 있어서, 리드(124)상에 범프(125)는 기부성분(130)쪽으로 돌출하지만 테이프(126)에 형성된 구멍(72')내로 연장하지 않는다. 제5A 내지 5E도는 도시된 바와 같이, 리드는 실장(120)의 임의측으로부터 리세스(134)내로 돌출할 수 있다.As shown in FIG. 5A, the interconnect tape 126 is essentially the same as the tapes 18 and 18 ′ described above. The pin 26 schematically shows the pin 26 shown in FIG. The difference between the tapes 18 and 18 'is that it provides a lead 124 extending over the hole 72' in a cantilevered fashion. Lead 124, which is an integral part of the metal interconnect circuit pattern 20 ′, is shown to have bumps 125. However, within the context of the present invention, bumps may be formed on the integrated circuit device 82 and leads may be formed without the bumps 125. In addition, the leads can be plated if desired. For example, it may be plated with gold on a nickel barrier layer. Also, any portion of the circuit pattern 20 'may be plated if necessary. Also within the context of the present invention, the tape 126 may be reversed relative to the terminal pin 26 '. In this case, bumps 125 on leads 124 protrude toward base component 130 but do not extend into holes 72 'formed in tape 126. As shown in FIGS. 5A-5E, the leads may protrude into the recess 134 from any side of the mounting 120.

일단 테이프(126) 및 단자핀(26)이 주형(128)내에 위치되면, 중합체 수지(78)는 제5C도에서 도시되 바와 같이 주형공동(135)을 채운다. 돌기부(129 및 131)는 중합체(78)가 리세스(134)를 채우는 것을 방지한다. 다음에 실장(120)은 (도시되지 않은) 수압으로 작동된 핀과 같은 임의 희망 수단을 사용하여 주형(128)에서 인출된다.Once the tape 126 and the terminal pins 26 are placed in the mold 128, the polymer resin 78 fills the mold cavity 135 as shown in FIG. 5C. Protrusions 129 and 131 prevent polymer 78 from filling recess 134. Mounting 120 is then withdrawn from mold 128 using any desired means, such as hydraulically actuated pins (not shown).

실장(120)은 집적 회로장치가 장치(82)에 결합되어진 후에 밀봉된 접속 리세스(122)를 갖는다. 제5D도에서 도시된 바와 같이, 이것은 뚜껑 및 기부캡(136 및 138) 각각으로 달성될 수 있다. 캡(136 및 138)은 뚜껑(90)을 구성하는데 사용된 물질과 같은 임의 바람직한 물질로 형성될 수 있다. 캡(136 및 138)은 공동(122)에서 구멍(140 및 142)을 밀봉시킨다. 캡(136 및 138)은 중합체와 같은 임의 희망수단에 의해 실장(120)에서 밀봉될 수 있다. 또한 본 발명의 견지내에서 상술된 중합체와 같은 임의 다른 수단으로 리세스(122)를 밀봉할 수 있다.The mounting 120 has a sealed connection recess 122 after the integrated circuit device is coupled to the device 82. As shown in FIG. 5D, this may be accomplished with lid and base caps 136 and 138, respectively. Caps 136 and 138 may be formed of any desired material, such as the material used to construct lid 90. Caps 136 and 138 seal the holes 140 and 142 in the cavity 122. Caps 136 and 138 may be sealed in mounting 120 by any desired means such as a polymer. It is also within the scope of the present invention to seal the recess 122 by any other means, such as the polymer described above.

실장(120)을 통해 연장하는 공동(122)은 집적 회로칩 어셈블리(82)가 TAB 결합기법을 사용하여 TAB 테이프(126)에 결합하는 것을 가능하게 한다. 도시되지 않은 가열된 축받이가 칩(82)에 가열된 지지체를 제공하기 위해 실장(120)내 구멍(142)을 통해 삽입될 수 있다. 다음에, 도시되지 않은 TAB 결합 기계의 써모드(thermode)가 칩장치(82)에 범프된 리드를 결합하기 위해 구멍(142)을 통해 삽입될 수 있다. 제5E도에서 도시된 바와 같이, 칩(82)이 리드(124)에 결합된 후에, 캡(136 및 138)은 구멍(140 및 142)내로 접합하게 점착식으로 밀봉되어 공동(122)을 밀폐시킨다.A cavity 122 extending through the mounting 120 enables the integrated circuit chip assembly 82 to couple to the TAB tape 126 using the TAB bonding technique. A heated bearing not shown may be inserted through the hole 142 in the mounting 120 to provide a heated support for the chip 82. Then, a further mode of the TAB coupling machine, not shown, may be inserted through the hole 142 to engage the bumped leads to the chip device 82. As shown in FIG. 5E, after the chip 82 is coupled to the lid 124, the caps 136 and 138 are adhesively sealed to bond into the holes 140 and 142 to seal the cavity 122. Let's do it.

제6A 내지 6D도를 참조하면, 집적회로 핀 그리드 어레이 실장(150)의 제3실시예를 형성하기 위한 공정이 도시되어 있다. 테이프(124')는 TAB 결합 기법과 같은 임의 수단으로 결합된 집적 회로장치(82')를 갖는다. 다음에, 테이프(124')는 상기와 같이 또한 이 테이프에 고정된 단자핀(26)을 가지며 희망한다면, 땜납과 같은 수단에 의해 결합된 단자핀(26)을 가진다. 테이프(124')는 기부성분(157)의 구멍(60')내에 단자핀(26)을 위치시키기 위한 캐리어로서 작용한다.6A-6D, a process for forming a third embodiment of integrated circuit pin grid array mounting 150 is shown. The tape 124 'has an integrated circuit device 82' coupled by any means, such as a TAB coupling technique. Next, the tape 124 'has terminal pins 26 fixed as described above and also to the tape and, if desired, terminal pins 26 joined by means such as solder. The tape 124 'acts as a carrier for positioning the terminal pin 26 in the hole 60' of the base component 157.

실장(130)은 제1실시예의 실장(80)을 형성하는데 사용된 주형(50)과 동일한 주형(52)에서 형성된다. 기본적인 차이점은 주형커버(154)가 제6B도에서 도시된 바와 같이 주형 기부성분(157)을 지지할 때 공동(156)을 형성하기 위한 형상을 갖는다는 것이다. 제6C도에서 도시된 바와 같이 공동(156)이 유기중합체(78')로 채워지면, 칩(82')을 포함한 테이프(124') 및 단자핀(26)은 중합체 수지내에서 피막된다. 주형(152)은 또한 테이프가 주형(152)내에 배치된 후 테이프(124') 를 절단 가능하게 한다. 주형기부(157)는 주형커버(154)의 표면(160)과 접촉하는 절단엣지(158)를 갖는다. 테이프(124')가 통상 릴리로부터 주형(152)내로 당겨진 후, 주형(152)은 제6B도에서 도시된 바와 같이 테이프(124')와 결속되어 절단한다. 다음에, 중합체(78')는 테이프(124')의 엣지 둘레를 감싸 최종실장(150)은 테이프(78') 및 칩장치(82')를 완전히 피믹한다. 완전한 피막은 테이프(78')에 대기 노출하는 기회를 감소시키는데 중요하다. 비록 특정한 절단기법이 도시되어졌더라도, 본 발명의 견지내에서는 테이프(78')가 이미 주형(152)내에 위치된 후에 테이프(78')를 절단하기 위해 주형(152)에 관련된 임의 수단을 사용할 수 있다. 주형을 폐쇄시키는 단계동안 TAB 테이프를 절단하는 이러한 기법이 상술된 어떠한 다른 주형 구성에도 적용될 수 있다.The mounting 130 is formed in the same mold 52 as the mold 50 used to form the mounting 80 of the first embodiment. The basic difference is that the mold cover 154 has a shape for forming the cavity 156 when supporting the mold base component 157 as shown in FIG. 6B. When the cavity 156 is filled with the organic polymer 78 'as shown in FIG. 6C, the tape 124' including the chip 82 'and the terminal pin 26 are coated in the polymer resin. The mold 152 also enables the tape 124 'to be cut after the tape is placed in the mold 152. The mold base 157 has a cutting edge 158 in contact with the surface 160 of the mold cover 154. After the tape 124 'is normally pulled from the lily into the mold 152, the mold 152 is engaged with the tape 124' and cut as shown in FIG. 6B. Next, the polymer 78 'is wrapped around the edge of the tape 124' and the final mounting 150 completely mixes the tape 78 'and the chip device 82'. Complete coating is important to reduce the chance of atmospheric exposure to tape 78 '. Although a particular cutter technique is shown, within the context of the present invention any means associated with the mold 152 may be used to cut the tape 78 'after the tape 78' has already been placed in the mold 152. Can be. This technique of cutting the TAB tape during the closing of the mold can be applied to any of the other mold configurations described above.

제7도를 참조하면, 주형(172)내에 고정된 단자핀을 갖는 상호 접속 테이프를 삽입하기 위한 자동 어셈블리라인(170)에 대해 개략적으로 도시되어 있다. 고정된 핀을 갖는 테이프는 개략적으로 도시된 릴(174)에 감겨진다. 테이프층은 삽입물에 의해 릴(174)상에서 서로 분리될 수 있다. 테이프가 주형(172)내로 삽입된 후에, 주형은 점선(176)으로 표시된 바와 같이 폐쇄되며 주형은 중합체로 채워진다. 다음에 주형은 개방되고 실장(178)은 인출되어 릴(174)과 실제로 동일한, 도시되지 않은, 다른 릴로 하향 이동된다. 또한 본 발명의 견지내에서는 주형내로 핀을 삽입하고 이들 핀을 테이프상에 고정시켜 테이프를 절단하거나 또는 상술된 임의 다른 공정을 수행할 수 있다.Referring to FIG. 7, there is schematically shown an automated assembly line 170 for inserting an interconnect tape having terminal pins fixed within a mold 172. Tape with fixed pins is wound on the reel 174 schematically shown. The tape layers may be separated from each other on reel 174 by inserts. After the tape is inserted into mold 172, the mold is closed as indicated by dashed line 176 and the mold is filled with polymer. The mold is then opened and the mounting 178 is withdrawn and moved down to another reel, not shown, which is actually identical to the reel 174. It is also within the context of the present invention that the pins can be inserted into the mold and the pins fixed on the tape to cut the tape or to perform any other process described above.

제12A 내지 12F도를 참조하면, 본 발명의 다른 실시예가 도시된다. 핀(26a)은 상기와 같이 상호 접속 테이프(18)에 납땜된다. 만일 공동상향 실장이 바람직하다면, 상호 접속 테이프(18)의 유전체층(22)은 제11C도에서 도시된 바와 같이 핀숄더(39')와 접촉된다. 만일 공동하향 실장이 바람직하다면, 상호 접속 테이프(18)의 전기 도전층(20)은 제11C도에서 도시된 바와 같이 핀숄더(39')와 접촉된다.12A-12F, another embodiment of the present invention is shown. The pin 26a is soldered to the interconnect tape 18 as above. If co-up mounting is desired, the dielectric layer 22 of the interconnect tape 18 is in contact with the pin shoulder 39 'as shown in FIG. 11C. If co-down mounting is desired, the electrically conductive layer 20 of the interconnect tape 18 is in contact with the pin shoulder 39 'as shown in FIG. 11C.

가열싱크(106)가 제12A도에서 도시된 바와 같이 상호 접속 테이프(18)에 고착된다. 가열싱크는 상호 접속 테이프(18)를 지지하기 위해 반도체 장치, 외측기부(245) 및 칼라(108)를 수용하는 평편한 내측기부(244)를 갖는 컵형 구조이다. 가열싱크는 중합체 수지를 주형하는데 필요한 온도에 영향 받지 않는 임의 물질로 형성된다. 적합하게 가열싱크는 전자 장치의 후방측과 전기 접촉을 유지하기 위한 전기 도체이다. 더욱 적합하게는, 가열싱크는 구리 또는 알루미늄이나 이들의 합금이다. 구리 및 알루미늄은 이들이 우수한 열전도율 특성을 가지며 열팽창 계수가 중합체 수지의 것과 근사하기 때문에 적합하다. 중합체 수지의 열팽창 계수는 일반적으로 약 150 내지 600×10-7in/in/℃ 범위 적합하게는 150 내지 200×10-7in/in/℃간에서 선택된다. 구리 또는 알루미늄이나 이들의 합금을 사용하면 가열싱크와 주형 수지간의 열적으로 유도된 응력을 제한시킨다.Heat sink 106 is secured to interconnect tape 18 as shown in FIG. 12A. The heat sink is a cup-like structure having a flat inner base 244 that houses a semiconductor device, an outer base 245 and a collar 108 to support the interconnect tape 18. The heat sink is formed of any material that is not affected by the temperature required to mold the polymer resin. Suitably the heat sink is an electrical conductor for maintaining electrical contact with the back side of the electronic device. More suitably, the heat sink is copper or aluminum or alloys thereof. Copper and aluminum are suitable because they have excellent thermal conductivity properties and the coefficient of thermal expansion is close to that of the polymer resin. The thermal expansion coefficient of the polymer resin is generally selected from about 150 to 600 × 10 −7 in / in / ° C., suitably between 150 and 200 × 10 −7 in / in / ° C. The use of copper or aluminum or alloys thereof limits the thermally induced stress between the heat sink and the mold resin.

가열싱크는 공동상향 구성에 대해서는 제12A도 및 공동하향 구성에 대해서는 제12B도에서 도시된 바와 같이 상호 접속 테이프에 고착된다. 칼라(108)는 상호 접속 테이프(18)에 고착된다. 고착수단(246)은 예를 들어, 에폭시인 중합체 점착물 또는 땜납일 수 있다. 만일 땜납이 택해지면, 도시되지 않은 밀봉링이 상호 접속 테이프에 부가될 수 있다. 한 실시예는 구리, 점착물, 폴리이미드, 점착물 및 구리층으로 구성된 5층 TAB 테이프를 사용하여 포함할 수 있다. 제1구리층은 전기 도통 경로에서 형성되며 반면 제2구리층은 가열싱크에 땜납하기 위한 밀봉링에서 형성된다. 가열싱크는 또한 도금되어 땜납력 및 부식 저항력을 증가시킬 수 있다. 한가지 가능한 도금결과가 단단한 금 아래의 니켈 장벽층이다.The heat sink is secured to the interconnect tape as shown in FIG. 12A for the cavity up configuration and FIG. 12B for the cavity down configuration. The collar 108 is secured to the interconnect tape 18. The fixing means 246 may be a polymer adhesive or solder, for example, epoxy. If solder is chosen, a sealing ring, not shown, may be added to the interconnect tape. One embodiment may include using a five layer TAB tape composed of copper, adhesive, polyimide, adhesive and copper layer. The first copper layer is formed in the electrical conduction path while the second copper layer is formed in the sealing ring for soldering to the heat sink. The heat sink can also be plated to increase soldering and corrosion resistance. One possible plating result is a nickel barrier layer under hard gold.

가열싱크는 금속 상호 접속 회로 패턴(20)의 종단을 형성하는 리드(21)가 가열싱크 칼라(108)에 의해 지지되도록 상호 접속 테이프 구멍(23)과 정렬된다. 가열싱크 칼라는 리드가 후속 피막동안 이동되는 것을 방지하여 보다 정확하게 반도체 장치에 결합하는 것을 허용한다.The heat sink is aligned with the interconnect tape hole 23 so that the leads 21 forming the ends of the metal interconnect circuit pattern 20 are supported by the heat sink collar 108. The heatsink collar prevents the lid from moving during subsequent coatings, allowing for more precise coupling to the semiconductor device.

유연성 회로에 땜납 및 가열싱크의 제공은 비적합한 환경에서 실장으로서 사용되기에 충분한 견고성을 갖는 어셈블리(18')를 제공하는 것으로 알려졌다. 반도체 장치는 가열싱크 및, 리드와 반도체 칩상의 결합 위치 사이에서 이루어진 전기 접속에 고착된다. 뚜껑이 상호 접속 테이프에 고착되거나 또는 가열싱크 공동이 실리콘 글로브로 채워진다.The provision of solder and heat sinks in flexible circuits is known to provide an assembly 18 'having sufficient robustness to be used as a mounting in an unsuitable environment. The semiconductor device is fixed to a heat sink and an electrical connection made between the lead and the bonding position on the semiconductor chip. The lid is fixed to the interconnect tape or the heat sink cavity is filled with a silicone glove.

증가된 지속성 및 조정의 용이함은 통상 필연적으로 상술된 바와 같이 중합체 수지로 어셈블리(18')의 피막을 수반한다. 제12C도에서 도시된 제1실시예에 있어서, 땜납된 핀(26a) 및 리드(21)에 결합된 가열싱크(106)를 갖는 상호 접속 테이프(18')가 주형(50)내에 위치된다. 주형(250)은 기부성분(252)및 커버성분(254)으로 구성된다. 기부성분(252)은 상호 접속 테이프(18')에 땜납된 핀(26a)과 정렬하도록 위치된 다수의 구멍(256)을 포함한다. 구멍(256)의 깊이는 제2숄더(228)가 주형의 기부 성분의 표면(258) 상에 놓여질 정도이다. 주형 공동(260)이 중합체 수지로 채워지면, 제2숄더(228)는 핀(26a)을 적소에 고정하는 실장기부의 일부가 된다. 제12C도에서 도시된 바와 같이 임의 실시예에 있어서, 노치(261)가 칼라내에 포함될 수 있다. 노치는 핀을 적소에 고정시키는 주형동안 수지로 채워진다.Increased persistence and ease of adjustment usually involve the coating of the assembly 18 'with a polymer resin as previously described. In the first embodiment shown in FIG. 12C, an interconnect tape 18 ′ with soldered fins 26a and a heat sink 106 coupled to the leads 21 is located in the mold 50. The mold 250 is composed of a base component 252 and a cover component 254. Base component 252 includes a plurality of holes 256 positioned to align with pin 26a soldered to interconnect tape 18 '. The depth of the hole 256 is such that the second shoulder 228 rests on the surface 258 of the base component of the mold. When the mold cavity 260 is filled with the polymer resin, the second shoulder 228 becomes part of the mounting portion for fixing the pin 26a in place. In some embodiments, as shown in FIG. 12C, notches 261 may be included in the collar. The notch is filled with resin during the mold that holds the pin in place.

커버성분(254)은 중합체 수지의 도입을 위한 구멍(262)을 포함한다. 구멍은 중합체 수지가 핀(26a)의 제1숄더(39')에 대해 상호 접속 테이프(18')로 유입되도록 커버성분내에 적합하게 위치된다. 중합체 수지가 커버성분을 통해 도입될 때 상호 접속 테이프는 플래터(flatter)하게 남아있는 것으로 판명된다.Cover component 254 includes holes 262 for the introduction of the polymer resin. The hole is suitably positioned in the cover component such that the polymer resin flows into the interconnect tape 18 'with respect to the first shoulder 39' of the pin 26a. The interconnect tape turns out to be flattered when the polymer resin is introduced through the cover component.

커버성분(254)은 또한 돌기부(264)를 포함한다. 둘기부(264)는 중합체 수지가 가열싱크 공동내로 도입되는 것을 방지한다. 돌기부(264)는 또한 희망하는 정확한 위치에 가열싱크를 위치시키도록 작용한다.Cover component 254 also includes a protrusion 264. Receiving portion 264 prevents the polymer resin from being introduced into the heat sink cavity. The protrusion 264 also serves to position the heat sink in the desired precise position.

돌기부(264)는 주형동안 리드(21)에 밀착되는 계단형 부재(266)를 포함한다. 계단형 부재는 수지가 리드상으로 도입되는 것을 방지하며 또한 가열싱크의 칼라(108)상에 밀착됨으로써 리드에 반도체칩의 전기적 상호 접속을 용이하게 하기 위한 다수의 리드를 보유한다. 제12도가 공동상향 실장을 위한 주형구성을 도시하더라도, 본 기술에 숙련된 자에게는 공동하향 실장이 또한 주형(250)에 대해 보다 적은 변형으로 주형될 수 있다는 것은 명백하다. 공동하향 실장에서, 돌기부(264)는 기부성분의 일부일 수 있으며 커버성분에 대해 가열싱크를 견고히 밀착시킨다.The protrusion 264 includes a stepped member 266 that is in close contact with the lid 21 during the mold. The stepped member has a plurality of leads to prevent the resin from being introduced into the leads and also to be in close contact with the collar 108 of the heat sink to facilitate electrical interconnection of the semiconductor chip to the leads. Although FIG. 12 illustrates a mold configuration for co-upward mounting, it is apparent to those skilled in the art that co-down mounting may also be molded with fewer variations on the mold 250. In the cavity downward mounting, the protrusion 264 may be part of the base component and firmly adheres the heat sink to the cover component.

제12D도에서는 본 실시예에 따라 제조된 플라스틱 핀 그리드 어레이 실장(268)을 도시한다. 고정된 핀(26a)를 갖는 상호 접속 테이프(18')는 중합체 수지체(270)내에서 피막된다. 가열싱크(106)는 실장의 외측표면(272)의 일부를 형성한다. 가열싱크의 외측기부(247)는 열제거를 용이하게 하기 위해 외부 환경에 노출된다. 외측기부는 제12F도에서 도시된 바와 같이 다소 상승되거나 또는 다소 리세스된 제12D도에서 도시된 바와 같이 실장의 표면과 동일 평면일 수 있다. 열적으로 도통인 가스 또는 액체가 가열싱크 표면 양단간에 유입될 수 있어 냉각력 또는 핀(fin)을 증가시킨다. 다른 표면은 가열싱크 표면에 고착되어 열소산을 증가시킬 수 있다.12D illustrates a plastic pin grid array mount 268 fabricated in accordance with this embodiment. The interconnect tape 18 'having the pin 26a fixed thereon is coated in the polymer resin body 270. The heat sink 106 forms part of the outer surface 272 of the mounting. The outer base 247 of the heat sink is exposed to the external environment to facilitate heat removal. The outer base may be somewhat raised as shown in FIG. 12F or coplanar with the surface of the mounting as shown in FIG. Thermally conductive gases or liquids can be introduced across the heat sink surface to increase cooling or fins. The other surface may stick to the heat sink surface to increase heat dissipation.

실장(268)이 주형에서 제거된 후에, 반도체 칩(82)의 다이 부착물(272)에 의해 가열싱크의 내측기부(245)에 고착된다. 만일 가열싱크(108)가 예를 들어, 상표명 KOVAR로 공지된 저팽창의 철, 니켈, 코발트 합금 또는 구리 및 텅스텐의 합금과 칩의 것과 근사한 열팽창(CTE)계수를 갖는 물질로 제조되면, 다일 부착물은 금 주석 또는 금 실리콘 공용 땜납과 같이 산업상에서 공정된 임의 다이 부착물 땜납일 수 있다. 만일 가열싱크가, 예를 들어, 구리 합금인 열적으로 높게 도통인 그 CTE 물질이면, 다이 부착물은 통상, 예를 들어, 은으로 충전된 에폭시인 도통 중합체수지 또는 납으로 기부된 땜납이다.After the mounting 268 is removed from the mold, it is fixed to the inner base 245 of the heat sink by the die attach 272 of the semiconductor chip 82. If the heat sink 108 is made of a material having a coefficient of thermal expansion (CTE) that is close to that of the chip and an alloy of low expansion iron, nickel, cobalt alloy or copper and tungsten, for example, under the trade name KOVAR, It can be any die attach solder that has been industrially processed, such as silver gold tin or gold silicon common solder. If the heat sink is its thermally highly conductive CTE material, for example a copper alloy, the die attach is typically a conductive polymer resin or a solder base-lead, for example, an epoxy filled with silver.

다이 부착물 후에, 반도체 칩(82)은 배선 결합 또는 TAB 공정에 의해 리드(21)에 전기 접속된다. 배선 결합시에, 통상 약 0.025mm(0.001) 직경 및 금, 알루미늄 또는 구리로 구성된 얇은 와이어(274)는 반도체 칩(82)상의 결합 위치를 리드(21)에 접속시킨다.After the die attach, the semiconductor chip 82 is electrically connected to the leads 21 by wire bonding or a TAB process. In wiring bonding, a thin wire 274, usually made of about 0.025 mm (0.001) in diameter and made of gold, aluminum or copper, connects the bonding position on the semiconductor chip 82 to the lead 21.

TAB 공정에 있어서, 상호 접속 테이프(18')의 전기 도전층(20)은 캔틸레버형으로 유전체층(22)을 지나 연장한다. 연장부는 표준 TAB 기법으로 반도체칩(82)상의 결합위치에 결합된다.In the TAB process, the electrically conductive layer 20 of the interconnect tape 18 'extends beyond the dielectric layer 22 in a cantilever shape. The extension is coupled to the bonding location on the semiconductor chip 82 using standard TAB techniques.

칩이 리드(21)에 전기 접속된 후에, 뚜껑(276)은 봉입물(278)을 밀봉하여 반도체 칩(18)을 보호한다. 뚜껑은 점착물 또는 땜납링(280)에 의해 실장(268)에 밀봉된다. 고체로, 뚜껑 대체물로서 또는 뚜껑 이외에, 봉입물(278)은 글롭톱핑(glop topping)으로서 공지된 공정에 의해(도시되지 않음) 예를 들어 실리콘인 소프트겔로 채워질 수 있다. 또한, 공동은 큐어된 에폭시로 채워질 수 있다.After the chip is electrically connected to the lid 21, the lid 276 seals the enclosure 278 to protect the semiconductor chip 18. The lid is sealed to the mounting 268 by adhesive or solder ring 280. As a solid, as a lid replacement, or in addition to the lid, the enclosure 278 may be filled with a softgel, for example silicone, by a process known as glop topping (not shown). The cavity can also be filled with a cured epoxy.

제12D도는 종래 기술에 비해 본 발명의 여러 장점들을 도시한다. 핀(26a)은 피막용 수지(270)내에 견고히 고정된다. 상호 접속 테이프는 제1숄더(29') 및 가열싱크 칼라(108)에 의해 지지된다. 리드(21)는 가열싱크 칼라에 의해 지지되어 배선 또는 결합을 도와준다. 실장(268)은 습기침투를 제한시키기 위한 한편 구성으로 된다. 상호 접속 테이프(18')는 테이프를 더 이상 보호하기 위해 수지(270)내에서 피막된다.12D illustrates several advantages of the present invention over the prior art. The pin 26a is firmly fixed in the resin 270 for film. The interconnect tape is supported by the first shoulder 29 ′ and the heat sink collar 108. The lid 21 is supported by a heat sink collar to assist in wiring or coupling. The mounting 268 is on the other hand to limit moisture penetration. Interconnect tape 18 ′ is coated in resin 270 to further protect the tape.

제12E도는 본 발명의 또 다른 실시예를 도시한다. 피막주형(250')내로의 삽입전에, 반도체 칩(82)은 상술된 바와 같이 가열 싱크에 고착되며 전기 접속된다. 봉입물(278)은 소프트겔(282)로 채위진다. 피막용 주형(250')은 기부성분(252') 및 커버성분(254')으로 구성된다. 중합체 수지의 도입을 위한 자리를 제공하기 위해 커버 성부내에 구멍(262)이 제공된다. 상기 실시예에서와 같이, 수지는 수지가 핀(26a)의 제1숄더(39')에 대해 테이프(28')를 밀착시키도록 커버성분(254')을 통해 적합하게 도입된다.Figure 12E shows another embodiment of the present invention. Prior to insertion into the film mold 250 ', the semiconductor chip 82 is secured to the heat sink and electrically connected as described above. Inclusion 278 is filled with softgel 282. The coating mold 250 'is composed of a base component 252' and a cover component 254 '. A hole 262 is provided in the cover portion to provide a seat for the introduction of the polymer resin. As in this embodiment, the resin is suitably introduced through the cover component 254 'such that the resin adheres to the tape 28' against the first shoulder 39 'of the pin 26a.

본 실시예에서는 제12F도에서 도시된 바와 같이 한 피스 주형된 플라스틱 핀 그리드 어레이 실장을 제공한다. 공동하향 실장이 도시되어졌더라도, 본 기술 분야에 숙련된자에게는 제12E도의 피막주형(250')이 한피스 공동상향 실장용으로 구성될 수 있다는 것은 명백하다.This embodiment provides a one piece molded plastic pin grid array mounting as shown in FIG. 12F. Although co-down mounting is shown, it is apparent to those skilled in the art that the film mold 250 'of FIG. 12E can be configured for one-piece co-up mounting.

제12F도는 다시 참조하면, 한 피스 실장(284)의 중합체 수지체(270)는 약 150 내지 600×10-7in/in/℃의 CTE를 갖는다. 반도체 칩(82)은 통상 49×10-7in/in/℃의 CTE를 갖는 실리콘으로 제조된다. 실장이 동작중일 때, 반도체 칩은 칩의 회로내에서의 전기 저항으로 인해 가열된다. 글롭톱 은 보다높은 CTE 중합체 수지가 반도체 칩(82)의 면상에 위치된 회로에 손상을 가져오는 TC 동안 보다 낮은 반도체 칩의 표면상에서 마찰되는 것을 방지하기 위한 버퍼로서 작용한다. 만일 보다 낮은 CTE 중합체 수지가 사용되면, 글롭톱핑 과 같은 버퍼 시스템은 필요치 않을 수 있다. 본 실시예의 다른 장점은 뚜껑 밀봉없이도 반도체 장치를 습기침투로부터 보호한다는 것이다.Referring back to FIG. 12F, the polymer resin body 270 of the one piece mount 284 has a CTE of about 150 to 600 × 10 −7 in / in / ° C. The semiconductor chip 82 is usually made of silicon having a CTE of 49 × 10 −7 in / in / ° C. When the mounting is in operation, the semiconductor chip is heated due to the electrical resistance in the circuit of the chip. The glowtop acts as a buffer to prevent the higher CTE polymer resin from rubbing on the surface of the lower semiconductor chip during TC, which results in damage to the circuit located on the face of the semiconductor chip 82. If lower CTE polymer resins are used, a buffer system such as glowtopping may not be needed. Another advantage of this embodiment is that the semiconductor device is protected from moisture penetration without the lid sealing.

제8A도 내지 8D를 참조하면, 집적회로 핀 그리드 어레이 어댑터 실장(182)을 구성하기 위한 일련의 단계를 도시한 것이다.완성된 실장(182)이 제8D도에서 도시된다. 테이프(201)는 이에 고정된 단자핀(196)을 가지며, 희망한다면, 땜납(197)과 같은 수단에 의해 결합된다.8A-8D, a series of steps are shown for configuring an integrated circuit pin grid array adapter mount 182. A completed mount 182 is shown in FIG. 8D. The tape 201 has a terminal pin 196 secured thereto and, if desired, is joined by means such as solder 197.

제8A도를 참조하면, 핀 그리드 어레이 어댑터 실장(182)을 구성하는데 적합된 주형(180)이 도시되어 있다. 상술된 주형에서와 같이, 주형(180)은 기부성분(184) 및 뚜껑 성분(186)을 포함한다. 기부성분(184)은 기부표면(190)을 갖는 리세스(188)를 포함한다. 다수의 구멍(192)은 기부표면(190)에서부터 기부성분(184)내로 돌출한다. 구멍(192)은 단자핀(196)의 콘형부(195)를 수용하도록 크기된 콘형벽(194)을 포함할 수 있다. 핀(196)은 상술된 핀(26)과 실제로 동일하다.Referring to FIG. 8A, a mold 180 is shown that is suitable for constructing the pin grid array adapter mount 182. As shown in FIG. As in the mold described above, the mold 180 includes a base component 184 and a lid component 186. Base component 184 includes a recess 188 having a base surface 190. A number of holes 192 protrude from base surface 190 into base component 184. The hole 192 may include a cone wall 194 sized to receive the cone portion 195 of the terminal pin 196. Pin 196 is actually identical to pin 26 described above.

제8B 및 8E도를 참조하면, 커버성분(186)은 적어도 상호 접속 테이프(201)의 금속 상호 접속 패턴층(200)의 두께가 되도록 적합하게 크기된 얇은 리세스(198)를 포함한다. 상호 접속 패턴층(200)은 상술된 상호 접속 테이프(18)의 금속층(20)과 실제로 동일하다. 테이프(201)는 주형내로 삽입되며 상술된 원리에 따라 핀(196)에 고정된다. 커버성분(186)은 유기체 수지(78)와 동일한 그룹에서 선택될 수 있는 유기 중합체 수지(202)가 패턴층(200)의 상부표면(203)과 실제로 동일 평면에 연장하기 위해 테이프를 위치하도록 구성된다. 패턴층(200)의 상부표면은 상술된 바와 같이 층(200)이 반도체 실장에 땜납 결합될 수 있도록 하기 위하여 실제로 수지(202)가 존재하지 않는다. 이것은 핀(196)의 단(206)을 수용하기 위해 주형커버(186)의 내부표면(207)에 노치(204)를 제공함으로써 달성될 수 있다. 다음에, 상부표면(203)은 공동(208)의 표면(207)와 접촉할 수 있으므로 수지(202)가 표면(203)과 접촉하는 것을 실제로 방지한다.8B and 8E, the cover component 186 includes a thin recess 198 suitably sized to be at least the thickness of the metal interconnect pattern layer 200 of the interconnect tape 201. The interconnect pattern layer 200 is actually identical to the metal layer 20 of the interconnect tape 18 described above. Tape 201 is inserted into a mold and secured to pin 196 in accordance with the principles described above. The cover component 186 is configured such that the organic polymer resin 202, which may be selected from the same group as the organic resin 78, positions the tape so as to extend substantially in the same plane as the upper surface 203 of the pattern layer 200. do. The upper surface of the pattern layer 200 is practically free of resin 202 in order to allow the layer 200 to be solder bonded to the semiconductor mounting as described above. This may be accomplished by providing a notch 204 on the inner surface 207 of the mold cover 186 to accommodate the stage 206 of the pin 196. Next, the upper surface 203 may be in contact with the surface 207 of the cavity 208, thereby actually preventing the resin 202 from contacting the surface 203.

제8D도에서 도시도 바와 같이 어댑터 실장(182)은 상술된 공정 및 개념을 사용하여 주형(180)내에서 형성된다. 예를 들어, 핀(196)은 주형(180)내로 삽입 전후에 상호 접속 테이프(201)를 통해 삽입된다. 도시된 바와 같이 상호 접속 테이프(201)는 실시예이며 특정 적용에 필요하면 핀의 임의수 및 구성이 실체화될 수 있다. 핀(196)의 단(206)은 땜납(197)으로 층(200)에 결합될 수 있다. 이 단계는 수지(202)를 주형내로 주입하기 전이나 또는 다음일 수 있다. 다음에 중합체 수지(202)는 커버성분(186)과 기부성분(184)간에 형성된 공동(208)내로 주입된다. 상술된 실시예에서와 같이, 테이프(201)는 주형(180)내로 위치되기 전이나 후에 임의 수단에 의해 희망크기로 절단될 수 있다. 다음에 주형은 개방되어 어댑터 실장(182)이 주형(180)에서 제거된다.As shown in FIG. 8D, the adapter mount 182 is formed within the mold 180 using the processes and concepts described above. For example, pin 196 is inserted through interconnect tape 201 before and after insertion into mold 180. As shown, interconnect tape 201 is an embodiment and any number and configuration of pins may be substantiated if required for a particular application. End 206 of pin 196 may be coupled to layer 200 with solder 197. This step may be before or after the resin 202 is injected into the mold. The polymer resin 202 is then injected into the cavity 208 formed between the cover component 186 and the base component 184. As in the embodiment described above, the tape 201 may be cut to desired size by any means before or after being placed into the mold 180. The mold is then opened and the adapter mount 182 is removed from the mold 180.

실장(182)의 구성과 동일하며 이 구성에 관련된 원리에 따라 구성된 어댑터 실장(210)의 실시예 적용이 제9도에서 도시된다. 갈매기 날개(gull-wing)형 리드(214)를 갖는 듀얼인 라인(dual-in-line) 반도체 실장(212)은 핀구멍을 갖는 회로판상에 장착하기 위한 적응을 필요로 한다. 실장(212)은 먼저 땜납과 같은 임의 희망수단에 의해 어댑터 실장(210)에 고착될 수 있다. 예를 들어, 리드(214)는 패턴층(218)의 상부표면(216)에서 땜납된다. 다음에 어댑터 실장(210)의 핀(196')이 (도시되지 않음) 회로판내로 삽입될 수 있다.An embodiment application of an adapter mount 210 that is identical to the configuration of the mount 182 and configured in accordance with the principles related to this configuration is shown in FIG. Dual-in-line semiconductor mounting 212 with a gull-winged lead 214 requires adaptation for mounting on a circuit board with pinholes. The mounting 212 may first be secured to the adapter mounting 210 by any desired means, such as solder. For example, the lead 214 is soldered on the upper surface 216 of the pattern layer 218. Pin 196 'of adapter mount 210 may then be inserted into a circuit board (not shown).

실장(182)의 구성과 동일하며 이 구성에 관련된 원리에 따라 구성된 어댑터 실장(220)에 대한 다른 실시예 적용이 제10도에서 도시된다. 리드리스 칩 캐리어(222)는 핀 구멍을 갖는 (도시되지 않은) 회로판상에 장착하기 위한 적응성을 필요로 한다. 실장(222)은 먼저 땜납과 같은 임의 희망수단에 의해 어탭터 실장(220)에 고착될 수 있다. 다음에 어댑터 실장(222)의 핀(196)은 (도시되지 않은) 회로판내로 삽입될 수 있다.Another embodiment application to the adapter mount 220 which is identical to the configuration of the mount 182 and configured according to the principles related to this arrangement is shown in FIG. The leadless chip carrier 222 needs adaptability for mounting on a circuit board (not shown) with pin holes. The mounting 222 may first be secured to the adapter mounting 220 by any desired means, such as solder. Pin 196 of adapter mount 222 may then be inserted into a circuit board (not shown).

비록 상호 접속 테이프(18)가 TAB 구성으로서 기술되어 졌더라도, 본 발명의 견자내에서는 또한 폴리이미드 유리 또는 에폭시 유리와 같은 유전체 백킹을 갖는 금속층으로 상호 접속 테이프(18)를 구성할 수 있다.Although the interconnect tape 18 has been described as a TAB configuration, it is also within the scope of the present invention that the interconnect tape 18 can also be constructed from a metal layer having a dielectric backing such as polyimide glass or epoxy glass.

상술된 목적, 수단 및 장점들을 만족시키는 플라스틱 핀 그리드 어레이 및 이로써 생성된 제품을 제조하기 위한 공정이 본 발명에 따라 제공된 것이 명백하다. 비록 본 발명이 이들의 실시예와 조합하여 기술되어 졌더라도, 본 기술 분야에 숙련된 사람에게는 상기 기술에 대해 많은 교체, 변형 및 수정이 가능하다는 것이 명백하다. 따라서, 첨부된 특허청구범위의 범주 및 사상에서는 이러한 모든 변형, 수정 및 교체가 가능하다.It is evident that a plastic pin grid array and a process for producing the product produced thereby satisfying the above-mentioned objects, means and advantages are provided according to the present invention. Although the present invention has been described in combination with these embodiments, it will be apparent to those skilled in the art that many replacements, modifications and variations of the technology are possible. Accordingly, all such modifications, changes and substitutions are possible in the scope and spirit of the appended claims.

Claims (86)

집적회로 핀 그리드 어레이 설정(10,80,80',120,150,182,210,220)을 형성하는 공정단계에 있어서, (a) 금속 상호 접속 회로 패턴(20,20',200,218)을 한정짓는 상호 접속 테이프(18,126,201)를 제공하는 단계, (b) 상기 금속 회로 패턴(20,20',200,218)내에 다수의 구멍(24)을 형성하는 단계, (c) 다수의 단자핀(26,26',26'',196,196',196'')을 제공하는 단계, (d) 상기 상호 접속 테이프(18,126,210)를 주형(50,128,152,172,180)내에 배치하는 단계, (e) 단계 (d) 전 또는 후에 단자핀(26,26',26'',196,196',196'')을 상기 구멍(24) 각각을 통해 삽입하는 단계, (f) 공동(66,122,156,208)이 상기 단자핀(26,26',26'',196,196',196'') 및 상기 테이프(18,126,201) 주위에 형성되도록 주형(50,128,152,172,180)을 폐쇄하는 단계, (g) 상기 단자핀 및 테이프를 적어도 부분적으로 둘러싸고 지지하기 위해 상기 핀(26,26',26'',196,196',196'') 및 테이프(18,126,201) 주위에 중합체 수지(16,78,78',78'',78''',202)를 주형하는 단계를 구비하며, 상기 회로 패턴은 다수의 리드(21,88,124,214)를 한정하며, 상기 테이프는 제1 및 제2대향표면을 가지며, 상기 단계 (e)에 의해 상기 단자핀은 상기 상호접속 테이프(18,126,201) 제1및 제2대향표면으로부터 외향 연장 연장하며, 상기 주형단계는 공동(66,122,156,208)을 상기 중합체 수지로 채워지는 것을 특징으로 하는 공정.In the process steps of forming the integrated circuit pin grid array settings (10, 80, 80 ', 120, 150, 182, 210, 220), (a) interconnect tapes (18, 126, 201) defining the metal interconnect circuit patterns (20, 20', 200, 218). Providing, (b) forming a plurality of holes 24 in the metal circuit patterns 20, 20 ', 200, 218, and (c) a plurality of terminal pins 26, 26', 26 '', 196, 196 '. (196)), (d) placing the interconnect tape (18,126,210) in the mold (50,128,152,172,180), (e) terminal pins (26, 26 ', 26') before or after step (d) Inserting ', 196,196', 196 '' through each of the holes 24, (f) the cavity 66,122,156,208 having the terminal pins 26,26 ', 26' ', 196,196', 196 '' Closing the molds 50, 128, 152, 172, 180 to be formed around the tapes 18, 126, 201, (g) the pins 26, 26 ′, 26 ″, 196, 196 ′, at least partially surrounding and supporting the terminal pins and the tape. 196 '') and tapes (18,126, Molding a polymer resin 16,78,78 ', 78' ', 78' '', 202 around 201, the circuit pattern defining a plurality of leads 21,88,124,214. The tape has a first and a second opposing surface, and by step (e) the terminal pin extends outwardly from the first and second opposing surfaces of the interconnect tape 18,126,201, and the molding step comprises a cavity 66,122,156,208. ) Is filled with the polymer resin. 제1항에 있어서, 상기 단자핀(26,26',26,196,196',196)은 단자핀의 한단에 배치된 핀 헤드(30,30'), 상기 단자핀 주위에 숄더(39) 및 상기 숄더와 핀 헤드간의 홈(28,28')을 포함하며, 상기 핀 헤드는 상기 핀 헤드가 상기 구멍내로 삽입될 때 상기 테이프(18,126,201)가 상기 홈에 기계적으로 고정되도록 상기 구멍(24) 보다 약간 큰 직경을 갖는 것을 특징으로 하는 공정.The terminal pins (26, 26 ', 26, 196, 196', 196) of the pin pins (30, 30 ') disposed at one end of the terminal pin, the shoulder 39 and the shoulder around the terminal pin Grooves 28, 28 'between the pin heads, the pin heads having a diameter slightly larger than the holes 24 such that the tapes 18, 126, 201 are mechanically fixed to the grooves when the pin heads are inserted into the holes. Process having a. 제2항에 있어서, 상기 상호 접속 테이프(18,126,201)를 상기 주형(50,128,152,172,180)내로 배치하는 단계전에 상기 단자핀(26,26',26,196,196',196)을 상기 구멍(24)내로 삽입하는 단계를 구비하는 것을 특징으로 하는 공정.3. The method of claim 2, including inserting the terminal pins 26, 26 ', 26, 196, 196', 196 into the hole 24 prior to placing the interconnect tapes 18, 126, 201 into the molds 50, 128, 152, 172, 180. Process characterized in that. 제2항에 있어서, 상기 상호 접속 테이프(18)를 상기 주형(52')내에 배치하는 단계 다음에 상기 단자핀(26)을 상기 구멍(24)내로 삽입하는 단계를 구비하는 것을 특징으로 하는 공정.3. A process as claimed in claim 2, comprising the step of placing the interconnect tape 18 into the mold 52 'followed by inserting the terminal pin 26 into the hole 24. . 제4항에 있어서, 상기 단자핀(26)을 삽입하는 단계는, 상기 단자핀(26)을 상기 주형(52')에서 지지하는 단계 및 상기 상호 접속 테이프(18)를 상기 단자핀(26)에 밀착하는 단계를 구비하며, 상기 밀착단계에 의해 상기 단자핀이 상기 구멍(24)내로 삽입되어 상기 상호 접속 테이프에 기계적으로 고정되는 것을 특징으로 하는 공정.5. The method of claim 4, wherein the inserting of the terminal pins 26 comprises: supporting the terminal pins 26 in the mold 52 'and supporting the interconnect tape 18 with the terminal pins 26. And the terminal pin is inserted into the hole (24) and mechanically fixed to the interconnect tape by the contacting step. 제5항에 있어서, 플라스틱 캐리어(100)에 의해 지지된 상기 단자핀(26)을 제공하는 단계, 상기 단자핀(26) 및 캐리어(100)를 주형(52')내로 삽입하는 단계 및, 상기 주형에서 상기 단자핀을 제거시키지 않고 상기 단자핀(26) 및 주형(52')에서 상기 캐리어(100)를 제거하는 단계를 구비하는 것을 특징으로 하는 공정.The method of claim 5, further comprising providing the terminal pins 26 supported by the plastic carrier 100, inserting the terminal pins 26 and the carrier 100 into a mold 52 ′, and Removing the carrier (100) from the terminal pin (26) and the mold (52 ') without removing the terminal pin from the mold. 제2항에 있어서, 상기 다수의 단자핀(26,26'',196,196',196'')을 상기 금속회로 패턴(20,20',200,218)에 결합하는 단계를 구비하는 것을 특징으로 하는 공정.3. The process of claim 2, further comprising coupling the plurality of terminal pins 26, 26 ″, 196, 196 ′, 196 ″ to the metal circuit patterns 20, 20 ′, 200, 218. . 제7항에 있어서, 상기 결합단계는, 상기 단자핀(26,26'',196,196',196'')에 핀헤드(30,30') 각각상의 땜납 코팅(42)을 제공하는 단계, 상기 다수의 구멍(24) 각각에 인접한 상기 상호 접속 회로 패턴(20,20',200,218)의 적어도 제1표면상에 땜납 코팅(42)을 제공하는 단계 및, 상기 단자핀을 상기 금속 회로 패턴에 결합하기 위해 상기 단자핀 및 상기 금속 상호 접속 회로 패턴상에 상기 땜납 코팅을 제공하도록 상기 단자핀(26,26'',196,196',196) 및 상기 상호 접속 회로 패턴(20,20',200,218)을 가열하는 단계를 포함하는 것을 특징으로 하는 공정.8. The method of claim 7, wherein the step of coupling comprises: providing a solder coating 42 on each of the pin heads 30, 30 'to the terminal pins 26, 26 ", 196, 196', 196 " Providing a solder coating 42 on at least a first surface of the interconnect circuit patterns 20, 20 ′, 200, 218 adjacent each of the plurality of holes 24, and coupling the terminal pins to the metal circuit pattern. The terminal pins 26, 26 ″, 196, 196 ′, 196 and the interconnect circuit patterns 20, 20 ′, 200, 218 to provide the solder coating on the terminal pins and the metal interconnect circuit pattern. And heating. 제2항에 있어서, 상기 상호 접속 테이프(18,126,201)를 제공하는 단계는, 상기 상호 접속 테이프(18,126,201)에 유연성 비금속 기판(22,201)에 결합된 상기 금속 회로 패턴(20,20',200,218)을 제공하는 단계, 상기 금속 회로 패턴(20,20',200,218)내 상기 다수의 구멍(25)상에 놓여있는 상기 비금속 기판(22,201)내에 다수의 구멍(27)을 형성하는 단계 및, 상기 유연성 비금속 기판(22,202)내에 적어도 한 구멍(23,72,72')을 형성하는 단계를 포함하며, 상기 구멍은 상기 리드(21,88,124,214)가 적어도 상기 구멍으로 연장하도록 배열되어 리드는 집적 회로장치(82,82',82'',82''')와 전기접속되기에 적합되는 것을 특징으로 하는 공정.3. The method of claim 2, wherein providing the interconnect tapes 18, 126, 201 provides the interconnect tapes 18, 126, 201 with the metal circuit patterns 20, 20 ', 200, 218 coupled to the flexible nonmetal substrates 22, 201. Forming a plurality of holes 27 in the non-metallic substrates 22,201 lying on the plurality of holes 25 in the metal circuit patterns 20, 20 ', 200, 218, and the flexible non-metallic substrate. And forming at least one hole (23, 72, 72 ') in (22, 202), the hole being arranged such that the leads (21, 88, 124, 214) extend at least into the hole. 82 ', 82 ", 82 " " 제9항에 있어서, 상기 중합체 수지(16,78,78',78'',78''',202)는 열경화성 및 열가소성 중합체 수지로 구성된 그룹에서 선택되는 것을 특징으로 하는 공정.10. The process of claim 9, wherein the polymer resin (16,78,78 ', 78' ', 78' '', 202) is selected from the group consisting of thermosetting and thermoplastic polymer resins. 제10항에 있어서, 상기 중합체 수지(16,78,78',78'',78''',202)는 에폭시, 1-2폴리부타디엔, 실리콘 폴리(비스메일이미드) 및 폴리이미드 중합체로 구성되는 그룹에서 선택된 열가소성 중합체 수지인 것을 특징으로 하는 공정.The method of claim 10, wherein the polymer resin (16,78,78 ', 78' ', 78' '', 202) is an epoxy, 1-2 polybutadiene, silicone poly (bismailimide) and polyimide polymer Process characterized in that the thermoplastic polymer resin selected from the group consisting of. 제10항에 있어서, 상기 중합체 수지(16,78,78',78'',78''',202)는 폴리페닐설파이드, 폴리설폰, 폴리아릴에테르, 폴리아미드, 폴리에테르 케톤, 폴리에테르설폰, 폴리에테르이미드 및 플루오로 중합체로 구성되는 그룹에서 선택된 열경화성 중합체 수지인 것을 특징으로 하는 공정.The method of claim 10, wherein the polymer resin (16,78,78 ', 78' ', 78' '', 202) is polyphenylsulfide, polysulfone, polyarylether, polyamide, polyether ketone, polyethersulfone And a thermosetting polymer resin selected from the group consisting of polyetherimide and fluoropolymers. 제10항에 있어서, 상기 주형단계는 전이주형 및 사출성형으로 구성되는 그룹에서 선택되는 것을 특징으로 하는 공정.11. The process of claim 10, wherein the molding step is selected from the group consisting of transition moulding and injection molding. 제13항에 있어서, 상기 주형(50)은, 제1기부표면(58)을 갖는 리세스(56)를 포함한 기부성분(52) 및, 상기 리세스(56)를 둘러싸며 상기 공동(66)을 형성하기 위한 상기 기부성분(52)가 접촉하는 커버성분(54)을 포함하며, 상기 제1표면은 상기 단자핀(26')을 수용하기 위한 다수의 구멍(60)을 가지며, 상기 커버성분(54)은 상기 공동내로 연장하는 제1돌기부(64)를 가지며, 상기 제1돌기부는 상기 테이프(18')와 접촉하기 위한 외부표면(68) 및 상기 테이프내 구멍(72)을 통해 연장하기 위한 중심표면(70)을 가져 상기 주형단계는 중합체 수지(78)가 없는 제1돌기부의 외부표면에 대해 배치된 테이프 표면에서만 삽입된 테이프 및 핀(26)을 갖는 실장(80)을 형성하며, 상기 실장은 또한 집적 회로장치(82)를 수용하기에 적합한 리세스(86)를 갖는 것을 특징으로 하는 공정.14. The mold (50) of claim 13, wherein the mold (50) includes a base component (52) including a recess (56) having a first donor surface (58), and the cavity (66) surrounding the recess (56). And a cover component 54 in contact with the base component 52 for forming a shape, the first surface having a plurality of holes 60 for receiving the terminal pin 26 ', and the cover component. 54 has a first projection 64 extending into the cavity, the first projection extending through an outer surface 68 for contacting the tape 18 'and an aperture in the tape 72. The molding step with a central surface 70 for forming a mount 80 having tapes and pins 26 inserted only on the tape surface disposed with respect to the outer surface of the first protrusion without polymer resin 78, The mounting is also characterized in that it has a recess (86) suitable for receiving an integrated circuit device (82). 제14항에 있어서, 상기 리세스(86)에 집적회로 장치(82)를 삽입하는 단계, 상기 집적회로 장치(82)를 상기 리드(88)에 전기적 상호 접속하는 단계, 및 상기 리세스(86)내에 상기 집적회로 장치(82)를 밀봉하는 단계를 포함하는 것을 특징으로 하는 공정.15. The method of claim 14, inserting an integrated circuit device 82 into the recess 86, electrically interconnecting the integrated circuit device 82 to the lead 88, and the recess 86 Sealing the integrated circuit device (82). 제15항에 있어서, 상기 리세스(86)를 커버하기 위한 밀봉캡(90)을 제공하는 단계 및, 상기 리세스(86)를 상기 캡(90)에서 밀봉하는 단계를 구비하는 것을 특징으로 하는 공정.16. The method of claim 15, comprising providing a sealing cap 90 for covering the recess 86, and sealing the recess 86 in the cap 90. fair. 제13항에 있어서, 상기 주형(128)은, 제1기부표면을 갖는 리세스(134)를 포함한 기부성분(130) 및, 상기 공동(135)을 둘러싸기 위해 상기 기부성분(130)과 접촉하는 커버성분(132)을 포함하며, 상기 제1기부표면은 상기 단자핀(26')을 수용하기 위한 다수의 구멍을 가지며, 상기 기부성분(130)은 상기 테이프(18')의 리드(124)를 지지하기 위해 상기 공동(135)내로 연장하는 제2돌기부(129)를 가지며, 상기 커버성분은 상기 공동내로 연장하여 상기 제2돌기부(129)와 접촉하는 제1돌기부(131)를 가져 상기 주형단계는 실장을 통해 연장하는 중심으로 배치된 집적회로 장치 접속 리세스(122)에서 삽입된 테이프(18') 및 핀(26)을 갖는 실장(120)을 형성하는 것을 특징으로 하는 공정.14. The mold (128) of claim 13, wherein the mold (128) is in contact with the base component (130) including a recess (134) having a first donor surface and the base component (130) to enclose the cavity (135). A first component surface having a plurality of holes for accommodating the terminal pins 26 ', and the base component 130 is a lead 124 of the tape 18'. ) Has a second protrusion 129 extending into the cavity 135, the cover component having a first protrusion 131 extending into the cavity and in contact with the second protrusion 129. The mold step is characterized by forming a mount (120) having tapes (18 ') and pins (26) inserted in a centrally disposed integrated circuit device connection recess (122) extending through the mount. 제17항에 있어서, 상기 구멍(72')상으로 연장하기 위해 상기 리드(124)를 캔틸레버형으로 구성하는 단계, 집적회로 장치(82'')를 상기 리세스(122)에 삽입하는 단계, 상기 집적회로 장치(82'')를 상기 리드(72'')에 전기적 상호 접속하는 단계 및 상기 리세스(122)를 밀봉하는 단계를 포함하는 것을 특징으로 하는 공정.18. The method of claim 17, further comprising: forming the lead 124 in a cantilever shape to extend over the hole 72 ', inserting an integrated circuit device 82' 'into the recess 122, Electrically interconnecting said integrated circuit device (82 ") with said lead (72") and sealing said recess (122). 제18항에 있어서, 상기 리세스(122)를 커버하기 위해 뚜껑 및 기부 밀봉캡(136,138)을 제공하는 단계 및, 상기 리세스(122)를 상기 캡(136)에서 밀봉하는 단계를 포함하는 것을 특징으로 하는 공정.19. The method of claim 18 including providing lids and base seal caps 136, 138 to cover the recess 122, and sealing the recess 122 in the cap 136. Process characterized. 제13항에 있어서, 상기 주형(152)은, 제1기부표면을 갖는 리세스를 포함한 기부성분(157) 및, 상기 리세스를 둘러싸며 상기 공동(156)을 형성하기 위해 상기 기부성분(157)과 접촉하는 커버성분(154)을 포함하며, 상기 제1기부표면은 상기 단자핀(26'')을 수용하기 위한 다수의 구멍을 갖으며, 상기 주형단계는 중합체 수지(78''')내에 삽입된 테이프(18) 및 핀(26'')을 갖는 실장(150)을 형성하는 것을 특징으로 하는 공정.14. The base component 157 of claim 13, wherein the mold 152 includes a base component 157 including a recess having a first donor surface and a base component 157 to form the cavity 156 surrounding the recess. And a cover component 154 in contact with the first donor surface having a plurality of holes for accommodating the terminal pins 26 ", wherein the molding step comprises a polymer resin 78 " Forming a mount (150) having a tape (18) and a pin (26 ") inserted therein. 제20항에 있어서, 집적회로 장치(82''')를 상기 리세스에 삽입하는 단계 및, 상기 집적회로 장치(82''')를 상기 리드(124)에 전기적 상호 접속하는 단계를 포함하는 것을 특징으로 하는 공정.21. The method of claim 20 including inserting an integrated circuit device 82 '' 'into the recess, and electrically interconnecting the integrated circuit device 82' '' to the lead 124. Characterized in that the process. 제13항에 있어서, 상기 주형(180)은, 제1기부표면(190)을 갖는 리세스(188)를 포함한 기부성분(184) 및 상기 리세스(188)를 둘러싸며 상기 공동(208)을 형성하기 위해 상기 기부성분(184)과 접촉하는 커버성분(186)을 포함하며, 상기 제1기부표면은 상기 단자핀(196)을 수용하기 위한 다수의 구멍(192)을 가지며, 상기 커버성분은 상기 단자핀의 단을 수용하기 위해 내부표면(207)에 다수의 노치(204)를 가져 금속 상호 접속 회로 패턴(203)의 상부표면은 상기 커버성분의 내부표면과 접촉하는 중합체 수지(202)가 금속 상호 접속 회로 패턴의 상부표면을 실제로 커버하는 것을 방지하는 것을 특징으로 하는 공정.14. The mold (180) of claim 13, wherein the mold (180) surrounds the cavity (208) surrounding the recess (188) and the base component (184) including a recess (188) having a first donor surface (190). A cover component 186 in contact with the base component 184 for forming, the first donor surface having a plurality of holes 192 for receiving the terminal pin 196, the cover component The upper surface of the metal interconnect circuit pattern 203 has a plurality of notches 204 on the inner surface 207 to accommodate the end of the terminal pin so that the polymer resin 202 in contact with the inner surface of the cover component Preventing from actually covering the upper surface of the metal interconnect circuit pattern. 제22항에 있어서, 상기 다수의 단자핀(196)을 상기 금속 회로 패턴(200)에 결합하는 부가단계를 포함하는 것을 특징으로 하는 공정.23. The process of claim 22 including an additional step of coupling the plurality of terminal pins (196) to the metal circuit pattern (200). 제23항에 있어서, 다수의 리드(214)를 갖는 전자장치 실장(212,222)을 제공하는 단계 및 상기 금속 상호 접속 회로 패턴(218)의 리드(216)에 상기 다수의 리드(214)를 결합하는 단계를 구비하는 것을 특징으로 하는 공정.24. The method of claim 23, further comprising providing an electronics mount 212,222 having a plurality of leads 214 and coupling the plurality of leads 214 to leads 216 of the metal interconnect circuit pattern 218. Process comprising the steps of: 제24항에 있어서, 상기 집적핀 그리드 어레이 실장(220)은 상기 전자 실장(212,222)을 회로판에 접속하는데 적합된 어댑터인 것을 특징으로 하는 공정.25. The process of claim 24, wherein the integrated pin grid array mount is an adapter adapted to connect the electronic mount (212, 222) to a circuit board. 집적회로핀 그리드 어레이 실장(10,80,80',120.150,182,210,220)에 적합한 상호 접속 테이프(18,126,201)에 있어서, 금속 상호 접속 회로 패턴(20,20',200,218)을 한정하는 상호 접속 테이프(18,126,201), 상기 금속 회로 패턴(20,20',200,218)내 다수의 구멍(24), 다수의 단자핀(26,26',26'',196,196',196'') 및 상기 구멍(24) 각각을 통해 삽입된 단자핀(26,26',26'',196,196',196''')를 구비하며, 상기 테이프는 제1 및 제2대향표면을 가지며, 상기 회로 패턴은 다수의 리드(21,88,124,214)를 한정하며, 상기 단자핀은 상기 상호 접속 테이프(18,126,201)의 제1 및 제2대향표면으로부터 외향 연장하며, 상기 구멍은 상기 단자핀이 상기 상호 접속 테이프에 기계적으로 고정되는 정도로 크기되는 것을 특징으로 하는 상호 접속 테이프.In interconnect tapes 18,126,201 suitable for integrated circuit pin grid array mounts 10,80,80 ', 120.150,182,210,220, interconnect tapes 18,126,201 defining metal interconnect circuit patterns 20,20', 200,218. ), A plurality of holes 24 in the metal circuit patterns 20, 20 ′, 200, 218, a plurality of terminal pins 26, 26 ′, 26 ″, 196, 196 ′, 196 ″ and the holes 24, respectively. Terminal pins 26, 26 ′, 26 ″, 196, 196 ′, 196 ′ ″ inserted through the tape, the tape having first and second opposing surfaces, and the circuit pattern having a plurality of leads 21. And 88,124,214, wherein the terminal pins extend outwardly from the first and second opposing surfaces of the interconnect tapes 18, 126, 201, and the holes are sized to the extent that the terminal pins are mechanically fixed to the interconnect tape. Interconnect tape. 제26항에 있어서, 상기 단자핀(26,26'',26,196,196',196'')은 단자핀의 한단에 배치된 핀 헤드(30,30'), 상기 단자핀 주위에 숄더(39) 및, 상기 숄더와 상기 핀 헤드간의 홈(28,28')을 포함하며, 상기 핀 헤드는 상기 금속 회로 구멍(24)내 상기 구멍보다 약간 큰 직경을 가져 상기 상호 접속 테이프는 상기 홈에서 기계적으로 고정되는 것을 특징으로 하는 상호 접속 테이프.The terminal pins (26, 26 ", 26, 196, 196 ', 196 ") of the present invention have pin heads (30, 30') disposed at one end of the terminal pins, and a shoulder (39) around the terminal pins. And a groove (28,28 ') between the shoulder and the pin head, the pin head having a diameter slightly larger than the hole in the metal circuit hole 24 such that the interconnect tape is mechanically fixed in the groove. Interconnection tape, characterized in that. 제27항에 있어서, 상기 상호 접속 테이프는 유연성 비금속 기판(22,202)에 결합된 상기 제2표면을 가지며, 상기 비금속 기판(22,202)은 상기 상호 접속 테이프내 다수의 구멍(24)상에 놓여있는 다수의 구멍(27)을 가지며, 상기 유연성 비금속 기판(22,202)에 적어도 한 구멍(23,72,72')을 가지며, 이 구멍은 상기 리드(21,88,124,214)의 제1부가, 상기 제1부의 단이 집적 회로 칩(82,82',82'',82''')과 접촉하기에 접합되도록 적어도 상기 구멍으로 연장하도록 배열되는 것을 특징으로 하는 상호 접속 테이프.28. The substrate of claim 27 wherein the interconnect tape has the second surface coupled to the flexible nonmetal substrates 22,202, wherein the nonmetal substrates 22,202 are disposed on a plurality of holes 24 in the interconnect tape. And a hole 27 having at least one hole (23, 72, 72 ') in the flexible non-metal substrate (22, 202), the hole having a first portion of the lead (21, 88, 124, 214) An interconnect tape arranged to extend at least into said aperture to be joined to contact said integrated circuit chip (82, 82 ', 82 ", 82' "). 제28항에 있어서, 상기 비금속 기판(22,202)의 상기 구멍(27)은 상기 금속 회로 패턴(20)의 상기 구멍(25) 보다 약간 적어 금속 회로 패턴을 크림핑하는 기회를 감소시키는 것을 특징으로 하는 상호 접속 테이프.29. The method of claim 28, wherein the apertures 27 of the nonmetallic substrates 22, 202 are slightly less than the apertures 25 of the metallic circuit pattern 20 to reduce the chance of crimping the metallic circuit pattern. Interconnect tape. 제28항에 있어서, 상기 다수의 단자핀(26,26',196,196',196)을 상기 상호 접속 테이프(18,126,201)에 결합된 땜납(42)인 것을 특징으로 하는 상호 접속 테이프.29. The interconnect tape of claim 28, wherein the plurality of terminal pins (26, 26 ', 196, 196', 196) are solder (42) bonded to the interconnect tape (18, 126, 201). 제28항에 있어서, 집적 회로핀 그리드 어레이 실장(10,80,120.150,210,220)은 중합체 수지(78,78',78'',78''',202)로 주형되며, 상기 실장은 부분적으로 삽입된 상기 상호 접속 테이프 및 핀(26,26',26'',196,196',196'')을 갖는 것을 특징으로 하는 상호 접속 테이프.29. The integrated circuit pin grid array mounts 10, 80, 120. 150, 210, 220 are molded from polymer resins 78, 78 ', 78 ", 78' ", 202, wherein the mount is partially inserted. Interconnect tape and pins (26, 26 ', 26 ", 196, 196', 196 "). 제31항에 있어서, 상기 중합체 수지(78,78',78'',78''',202)는 열경화성 및 열가소성 중합체 수지로 구성되는 그룹에서 선택되는 것을 특징으로 하는 상호 접속 테이프.32. The interconnect tape of claim 31, wherein the polymer resins (78,78 ', 78 ", 78' ", 202) are selected from the group consisting of thermosetting and thermoplastic polymer resins. 제32항에 있어서, 상기 중합체 수지(78,78',78'',78''',202)는 에폭시, 1-2폴리부타디엔, 폴리(비스메일이미드), 실리콘 및 폴리이미드 중합체로 구성되는 그룹에서 선택된 열경화성 중합체 수지인 것을 특징으로 하는 상호 접속 테이프.33. The method of claim 32, wherein the polymer resins (78,78 ', 78' ', 78' '', 202) are comprised of epoxy, 1-2 polybutadiene, poly (bismailimide), silicone, and polyimide polymer And a thermosetting polymer resin selected from the group consisting of: 1. 제32항에 있어서, 상기 중합체 수지(16,78,78',78'',78''',202)는 폴리페닐설파이드, 폴리설폰, 폴리에테르설폰, 폴리아릴에테르, 폴리아미드, 폴리에테르 케톤, 폴리에테르이미드 및 플루오로 중합체로 구성되는 그룹에서 선택된 열가소성 중합체 수지인 것을 특징으로 하는 상호 접속 테이프.33. The method of claim 32, wherein the polymer resins (16,78,78 ', 78' ', 78' '', 202) are polyphenylsulfides, polysulfones, polyethersulfones, polyarylethers, polyamides, polyether ketones And a thermoplastic polymer resin selected from the group consisting of polyetherimide and fluoropolymers. 제32항에 있어서, 부분적으로 연장하는 리세스(86,86')를 갖는 실장(80,80'), 상기 리세스(86,86')에 배치되며 상기 리드(88)에 전기접속된 집적회로 장치(82,82') 및 상기 리세스를 밀봉하기 위한 밀봉수단을 구비하는 것을 특징으로 하는 상호 접속 테이프.33. The device of claim 32, further comprising: mountings 80, 80 'having partially extending recesses 86, 86', integrated in the recesses 86, 86 'and electrically connected to the lid 88. Interconnecting tape (82,82 ') and sealing means for sealing said recess. 제35항에 있어서, 실장(120)을 통해 연장하는 중심으로 배치된 집적 회로장치 접속 리세스(122), 상기 유연성 비금속 기판(22)내 적어도 한 구멍(23), 상기 리세스(122)에 배치된 집적 회로 장치(82''') 및, 상기 리세스(122)를 밀봉하기 위한 밀봉수단을 구비하며, 상기 구멍은 상기 리드(124)의 제1부가 캔틸레버형으로 상기 구멍상으로 연장하도록 배열되며, 상기 리드(124)의 상기 제1부는 상기 집적회로 장치(82''')에 전기접속 되는 것을 특징으로 하는 상호 접속 테이프.36. The integrated circuit device connection recess 122, centered therein extending through the mounting 120, at least one hole 23 in the flexible nonmetallic substrate 22, and in the recess 122. An integrated circuit device 82 '' 'disposed therein and sealing means for sealing the recess 122, wherein the hole is such that the first portion of the lid 124 extends into the hole in a cantilever shape. And the first portion of the lead (124) is electrically connected to the integrated circuit device (82 '' '). 제31항에 있어서, 상기 리드에 전기접속되며 상기 중합체(78'')에서 피막된 집적 회로 장치(82''')를 포함하는 것을 특징으로 하는 상호 접속 테이프.32. The interconnect tape of claim 31 comprising an integrated circuit device (82 '' ') electrically connected to the lead and coated in the polymer (78' '). 집적 회로핀 그리드 어레이 실장(268,284)을 형성하기 위한 공정에 있어서, 제1 및 제2대향표면을 갖는 상호 접속 테이프(18)를 제공하는 단계, 상기 금속회로 패턴(20)에 다수의 구멍(24)을 형성하는 단계, 핀 헤드(30) 및 삽입단으로 한정된 다수의 핀(26a)을 제공하는 단계, 상기 상호 접속 테이프(18)를 상기 핀(26a)에 전기접속하는 단계, 컵형 가열싱크(106)를 제공하는 단계 및, 상기 리드(21)와 대향한 상기 상호 접속 테이프(18)의 상기 제2표면(22)에 상기 가열싱크(106)를 고착하는 단계를 구비하며, 상기 제1표면은 금속 상호 접속 회로 패턴(20)을 한정하며, 상기 회로패턴은다수의 리드(21)를 한정하며, 상기 가열싱크는 칼라성분(108) 및 기부 성분으로 구성되며, 상기 기부성분은 공동을 한정하며 집적회로(82)를 지지하기 위한 내부표면(244) 및 외부표면(245)을 갖는 것을 특징으로 하는 공정.A process for forming integrated circuit pin grid array mounts (268, 284), the method comprising: providing an interconnect tape (18) having first and second opposing surfaces, wherein the plurality of holes (24) are formed in the metal circuit pattern (20). ), Providing a pin head 30 and a plurality of pins 26a defined by the insertion end, electrically connecting the interconnect tape 18 to the pins 26a, a cup-shaped heat sink 106, and fixing the heat sink 106 to the second surface 22 of the interconnect tape 18 opposite the lid 21, wherein the heat sink 106 is fixed to the first surface 22. Defines a silver metal interconnect circuit pattern 20, the circuit pattern defines a number of leads 21, the heat sink is comprised of a color component 108 and a base component, the base component defining a cavity. And has an inner surface 244 and an outer surface 245 for supporting the integrated circuit 82. Characterized in that the process. 제38항에 있어서, 납땜력 및 부식 저항력을 개선하기 위해 제2금속으로 상기 가열싱크(106)를 코팅하는 단계를 구비하는 것을 특징으로 하는 공정.39. The process of claim 38, comprising coating said heat sink (106) with a second metal to improve soldering and corrosion resistance. 제39항에 있어서, 상기 가열싱크(106)의 상기 칼라(108)를 상기 상호접속 테이프(18)의 상기 제2표면(22)에 결합하는 단계를 구비하는 것을 특징으로 하는공정.40. The process according to claim 39, comprising coupling said collar (108) of said heat sink (106) to said second surface (22) of said interconnect tape (18). 제40항에 있어서, 상기 칼라(108)를 열가소성 또는 열경화성 중합체 점착물로 결합하는 단계를 구비하는 것을 특징으로 하는 공정.41. The process of claim 40, comprising bonding the collar (108) with a thermoplastic or thermoset polymer adhesive. 제41항에 있어서, 상기 점착물은 에폭시인 것을 특징으로 하는 공정.42. The process of claim 41 wherein the adhesive is an epoxy. 제40항에 있어서, 상기 상호 접속 테이프(18)의 상기 제2표면(22)은 금속링을 한정하며 상기 가열싱크 칼라(108)와 상기 밀봉링간에서 땜납선형 배치단걔를 구비하는 것을 특징으로 하는 공정.41. The method of claim 40, wherein the second surface 22 of the interconnect tape 18 defines a metal ring and has a solder linear placement end between the heat sink collar 108 and the sealing ring. fair. 제43항에 있어서, 상기 가열싱크(106)를 상기 상호 접속 테이프(18)에 납땜하는 단계를 구비하는 것을 특징으로 하는 공정.44. The process of claim 43, comprising soldering said heat sink (106) to said interconnect tape (18). 집적 회로핀 그리드 어레이 실장(268,284)을 형성하기 위한 공정에 있어서, 제1 및 제2대향표면을 갖는 상호 접속 테이프(18)를 제공하는 단계, 상기 금속회로 패턴(20)내에 제1직경을 갖는 다수의 구멍(24)을 형성하는 단계, 다수의 핀(26a)을 제공하는 단계, 상기 핀의 삽입단을 제1점착물(230)내로 삽입하는 단계, 상기 회로로 패턴(20)의 상기 구멍(24)이 상기 핀 헤드를 에워싸며 상기 상호 접속 테이프가 상기 핀(26a)의 상기 제1숄더(39')상에 놓여지도록 상기 핀 헤드단(30)상에 상기 상호 접속 테이프(18)를 위치하는 단계 및 상기 땜납(232)을 제어하기 위해 마스크(234)를 사용하여 상기 핀(26a)을 상기 상호 접속 테이프(18)에 납땜하는 단게를 구비하며, 상기 제1표면은 금속 상호 접속 회로 패턴(20)을 한정하며, 상기 회로 패턴은 다수의 리드(21)를 한전하며, 상기 핀은 제2직경의 핀 헤드(30)단, 삽입단 및 이들간에 배치된 제3직경의 칼라에 의해 한정되며, 상기 칼라는 제1 및 제2숄더(39' 및 228)로 한정되며, 상기 제3직경은 상기 제1직경보다 크며 상기 제1직경은 상기 제2직경보다 큰 것을 특징으로 하는 공정.A process for forming integrated circuit pin grid array mounts (268, 284), comprising: providing an interconnect tape (18) having first and second opposing surfaces, the first circuit having a first diameter in the metal circuit pattern (20). Forming a plurality of holes 24, providing a plurality of pins 26a, inserting an insertion end of the pins into the first adhesive 230, and the holes of the pattern 20 into the circuit. The interconnect tape 18 on the pin head end 30 such that 24 surrounds the pin head and the interconnect tape rests on the first shoulder 39 'of the pin 26a. Positioning and soldering the pins 26a to the interconnect tape 18 using a mask 234 to control the solder 232, wherein the first surface is a metal interconnect circuit. Pattern 20, the circuit pattern is a plurality of leads 21 and the pins It is defined by the pin head 30 end of the second diameter, the insertion end and the collar of the third diameter disposed between them, the collar is limited to the first and second shoulders 39 'and 228, the third Wherein the diameter is greater than the first diameter and the first diameter is larger than the second diameter. 제45항에 있어서, 제1 및 제2대향측 및 제4직경의 다수의 구멍(236)을 갖는 상기 마스크를 제공하는 단계, 상기 마스크의 상기 제1측이 상기 상호접속 테이프(18)를 갖는 제1숄더(39')와 상기 핀(26a)상에 놓여지도록 상기 핀 헤드(30)상에 상기 마스크(234)를 위치하는 단계, 땜납 페이스트로서 상기 땜납(232)을 상기 마스크(234)의 상기 제2측에 도장하는 단계 및 상기 땜납 페이스트가 상기 마스크의 구멍(236)내에서 용착되도록 상기 마스크(234)의 제2측간에 상기 땜납(232)을 제공하는 단계를 구비하며, 상기 제4직경은 상기 제1직경보다 크며 상기 제3직경보다 작은 것을 특징으로 하는 공정.46. The method of claim 45, further comprising: providing the mask with a plurality of holes 236 of the first and second opposing sides and the fourth diameter, wherein the first side of the mask has the interconnect tape 18 Positioning the mask 234 on the pin head 30 so as to rest on the first shoulder 39 'and the pin 26a, by placing the solder 232 as a solder paste on the mask 234; Painting the second side and providing the solder 232 between the second side of the mask 234 so that the solder paste is deposited within the hole 236 of the mask, the fourth Wherein the diameter is larger than the first diameter and smaller than the third diameter. 제46항에 있어서, 상기 핀 헤드(30)의 길이(224)는 결합된 상기 상호 접속 테이프(18)와 상기 마스크(234)의 두께보다 큰 것을 특징으로 하는 공정.47. The process according to claim 46, wherein the length (224) of said pin head (30) is greater than the thickness of said interconnect tape (18) and said mask (234). 제47항에 있어서, 상기 핀 헤드(30)의 길이(224)는 결합된 상기 상호 접속 테이프(18)와 상기 마스크(234)의 두께보다 적어도 0.010인치 큰 것을 특징으로 하는 공정.48. The process according to claim 47, wherein the length (224) of said pin head (30) is at least 0.010 inches greater than the thickness of said interconnect tape (18) and said mask (234). 제48항에 있어서, 상기 핀 헤드(30)의 길이(224)는 결합된 상기 상호 접속 테이프(18)와 상기 마스크(234)의 두께보다 약 0.010 내지 0.020인치 큰 것을 특징으로 하는 공정.49. The process of claim 48, wherein the length (224) of the pin head (30) is about 0.010 to 0.020 inches greater than the thickness of the interconnect tape (18) and the mask (234) that are coupled. 제49항에 있어서, 납땜용접을 증가시키기 위해 상기 핀 헤드(30'') 및 상기 제1숄더(39')를 제2금속 또는 금속합금으로 코팅하는 단계를 구비하는 것을 특징으로 하는 공정.50. The process according to claim 49, comprising coating said pin head (30 ") and said first shoulder (39 ') with a second metal or metal alloy to increase solder welding. 제46항에 있어서, 저용융 온도 금속 합금분말 및 액체의 혼합물로서 상기 땜납(232)을 형성하는 단계를 구비하는 것을 특징으로 하는 공정.47. The process of claim 46, comprising forming the solder (232) as a mixture of low melting temperature metal alloy powder and liquid. 제51항에 있어서, 상기 금속 합금 분말을 주석/납 또는 주석/은이 되도록 하며 상기 액체를 로진 기부용제가 되도록 선택하는 단계를 구비하는 것을 특징으로 하는 공정.52. The process of claim 51, comprising the step of making the metal alloy powder to be tin / lead or tin / silver and selecting the liquid to be a rosin base solvent. 제52항에 있어서, 상기 로진 기부용제는 상기 땜납 페이스트의 약 5용적% 내지 약 35용적%를 점유하는 것을 특징으로 하는 공정.53. The process of claim 52, wherein the rosin base solvent occupies about 5% to about 35% by volume of the solder paste. 제53항에 있어서, 상기 상호 접속 테이프(18)의 상기 제1표면(20)은 상기 핀(26a)의 상기 제1숄더(39')와 접촉하는 것을 특징으로 하는 공정.54. The process according to claim 53, wherein said first surface (20) of said interconnect tape (18) is in contact with said first shoulder (39 ') of said pin (26a). 제53항에 있어서, 상기 상호 접속 테이프(18)의 상기 제2표면(22)은 상기 핀(26a)의 상기 제1숄더(39')와 접촉하는 것을 특징으로 하는 공정.54. The process according to claim 53, wherein said second surface (22) of said interconnect tape (18) is in contact with said first shoulder (39 ') of said pin (26a). 집적 회로핀 그리드 어레이 실장(268,284)을 형성하기 위한 공정에 있어서, 제1 및 제2대향표면(20 및 22)을 갖는 상호 접속 테이프(18)를 제공하는 단계, 상기 금속 회로 패턴(20)에 다수의 구멍(24)을 형성하는 단계, 다수의 핀(26a)을 제공하는 단계, 가열싱크(106)를 제공하는 단계, 상기 리드(21)와 대향한 상기 상호 접속 테이프(18)의 상기 제2표면(22)에 상기 가열싱크(106)를 고착하는 단계, 중합체 수지(270)내에서 상기 상호 접속 테이프(18), 상기 가열싱크(106) 및 상기 핀(26a)의 일부를 피막하는 단계 및 플라스틱 핀 그리드 어레이 실장(268, 284)을 형성하기 위해 주형(252)내에서 상기 중합체 수지(270)를 가열하는 단계를 구비하며, 상기 제1표면은 금속 상호 접속 패턴(20)을 한정하며, 상기 회로 패턴은 다수의 리드(21)를 한정하며, 상기 핀은 핀 헤드단(30) 및 칼라를 갖는 삽입단으로 한정되며 상기 칼라는 핀 헤드단과 삽입단 사이에 배치되며 제1 및 제2숄더(39' 및 228)로 한정되며, 상기 가열싱크는 칼라성분(108) 및 공동을 한정하는 기부성분으로 구성되며, 상기 기부성분은 상기 집적회로(82)를 지지하기 위한 내부표면(244) 및 외부표면(245)을 갖는 것을 특징으로 하는 공정.A process for forming integrated circuit pin grid array mounts (268, 284), the method comprising: providing an interconnect tape (18) having first and second opposing surfaces (20, 22), said metal circuit pattern (20). Forming a plurality of holes 24, providing a plurality of fins 26a, providing a heating sink 106, said first of said interconnect tape 18 facing said lid 21. Fixing the heat sink 106 to the two surfaces 22, and coating a portion of the interconnect tape 18, the heat sink 106 and the fins 26a in a polymer resin 270. And heating the polymer resin 270 in the mold 252 to form a plastic pin grid array mount 268, 284, the first surface defining a metal interconnect pattern 20. The circuit pattern defines a plurality of leads 21 and the pins define a pin head end 30 and a collar. Is defined by the insertion end and the collar is disposed between the pin head end and the insertion end and is defined by the first and second shoulders 39 'and 228, the heat sink being the base component defining the collar component 108 and the cavity. Wherein said base component has an inner surface (244) and an outer surface (245) for supporting said integrated circuit (82). 제56항에 있어서, 상기 중합체 수지(270)를 약 220℃ 보다 높은 주형 온도를 갖는 열경화성 또는 열가소성이 되도록 선택하는 단계를 구비하는 것을 특징으로 하는 공정.59. The process of claim 56, comprising selecting the polymer resin (270) to be thermoset or thermoplastic having a mold temperature higher than about 220 < 0 > C. 제57항에 있어서, 상기 중합체 수지(270)를 약 220℃ 내지 약 400℃의 주형온도를 갖도록 선택하는 단계를 구비하는 것을 특징으로 하는 공정.59. The process of claim 57, comprising selecting the polymer resin (270) to have a mold temperature of about 220 ° C to about 400 ° C. 제58항에 있어서, 상기 중합체 수지(270)내에 상기 핀을 기계적으로 고정시키기 위해 상기 핀(26a)의 칼라내에 노치(261)를 제공하는 단계를 구비하는 것을 특징으로 하는 공정.59. The process of claim 58, comprising providing a notch (261) in the collar of the pin (26a) to mechanically secure the pin in the polymer resin (270). 제59항에 있어서, 상기 집적회로(82)를 상기 가열싱크(106)의 상기 내부표면(244)에 고착시키며 상기 집적회로(82)를 피막전에 상기 리드(21)에 전기접속하는 단계를 구비하는 것을 특징으로 하는 공정.60. The method of claim 59, further comprising securing the integrated circuit 82 to the inner surface 244 of the heat sink 106 and electrically connecting the integrated circuit 82 to the lid 21 prior to encapsulation. Process characterized in that. 제60항에 있어서, 상기 전기접속된 집적회로(82) 및 상기가열싱크의 상기 공동을 피막전에 컴플리언트 중합체(282)로 코팅하는 단계를 구비하는 것을 특징으로 하는 공정.61. The process of claim 60, comprising coating the cavity of the electrically connected integrated circuit (82) and the heating sink with a compliant polymer (282) prior to encapsulation. 제61항에 있어서, 상기 상호 접속 테이프(18), 상기 가열싱크(106) 및 상기 핀의 상기 삽입단을 제외한 상기 핀(26a)은 상기 중합체 수지(270)내에 피막되는 것을 특징으로 하는 공정.62. The process according to claim 61, wherein said fins (26a) except said interconnect tape (18), said heat sink (106), and said insertion end of said fins are encapsulated in said polymer resin (270). 제58항에 있어서, 상기 리드(21)를 제외한 상기 상호 접속 테이프(18), 상기 공동을 제외한 상기 가열싱크(106), 상기 외측기부(245) 및 내측기부(244) 및, 상기 핀(26a)의 상기 삽입단이 상기 중합체 수지(270)내에 피막되는 것을 특징으로 하는 공정.The interconnect tape 18 excluding the lid 21, the heating sink 106 excluding the cavity, the outer base 245 and the inner base 244, and the pin 26a. And wherein said insertion end of ()) is coated in said polymer resin (270). 제63항에 있어서, 뚜껑 성분(276)을 포함하여 상기 집적회로 장치(82)를 상기 가열싱크(106)의 상기 내부표면(244)에 고착한 후 상기 뚜껑 성분을 상기 주형된 중합체 수지(270)에 고착하며 상기 집적회로를 상기 리드(21)에 전기접속하여 상기 가열싱크 공동(278)내에 상기 집적회로를 밀봉하는 단계를 구비하는 것을 특징으로 하는 공정.66. The method of claim 63, wherein the lid component is secured to the inner surface 244 of the heating sink 106, including the lid component 276, and then the lid component is bonded to the molded polymer resin 270. And sealing said integrated circuit in said heating sink cavity (278) by electrically connecting said integrated circuit to said lid (21). 전자장치(82)를 하우징하기 위한 플라스틱 핀 그리드 어레이 실장(268,284)에 있어서, 제1 및 제2대향표면을 갖는 상호 접속 테이프(80), 핀 헤드(30'')단 및 삽입단을 포함하는 다수의 핀(26a), 칼라(108) 및 기부성분으로 구성된 가열싱크(106), 상기 핀 헤드(30'')를 상기 상호 접속 테이프(18)에 전기접속하기 위한 접속수단 및, 상기 가열싱크(106)를 상기 리드(21)에 대향한 상기 상호 접속 테이프(18)의 상기 제2표면(22)에 고착시키는 수단을 포함하며, 상기 제1표면은 다수의 구멍(24) 및 다수의 리드(21)를 포함하는 금속 상호 접속 패턴(20)을 한정하며, 상기 기부성분은 공동을 한정하며 상기 집적회로(82)를 지지하기 위한 내부표면(244) 및 외부표면(245)을 포함하는 것을 특징으로 하는 핀 그리드 어레이 실장.A plastic pin grid array mount (268, 284) for housing electronics (82), comprising an interconnect tape (80) having first and second opposing surfaces, a pin head (30 ") end, and an insertion end. A heat sink 106 composed of a plurality of fins 26a, a collar 108 and a base component, connecting means for electrically connecting the pin head 30 " to the interconnect tape 18, and the heat sink Means for securing 106 to the second surface 22 of the interconnect tape 18 opposite the lid 21, the first surface having a plurality of holes 24 and a plurality of leads. A metal interconnect pattern 20 comprising a 21, wherein the base component defines a cavity and includes an inner surface 244 and an outer surface 245 for supporting the integrated circuit 82. Featuring a pin grid array. 제65항에 있어서, 상기 핀 헤드(30)를 상기 상호 접속 테이프(18)에 전기접속하기 위한 수단은 납땜인 것을 특징으로 하는 핀 그리드 어레이 실장.67. The pin grid array mounting of claim 65, wherein the means for electrically connecting the pin head (30) to the interconnect tape (18) is soldering. 제66항에 있어서, 땜납(232)과 접촉하는 상기 핀부는 납땜습식을 개선하기 위해 제2금속으로 코팅되는 것을 특징으로 하는 핀 그리드 어레이 실장.67. The pin grid array mounting of claim 66, wherein the pin portion in contact with the solder (232) is coated with a second metal to improve solder wettability. 제66항에 있어서, 상기 가열싱크(106)를 상기 상호 접속 테이프(18)에 고착시키기 위한 상기 수단은 점착물 결합인 것을 특징으로 하는 핀 그리드 어레이 실장.67. The pin grid array mounting of claim 66, wherein said means for securing said heat sink (106) to said interconnect tape (18) is an adhesive bond. 제68항에 있어서, 상기 점착물은 에폭시인 것을 특징으로 하는 핀 그리드 어레이 실장.69. The pin grid array mounting of claim 68, wherein said adhesive is epoxy. 제66항에 있어서, 상기 상호 접속 테이프(18)의 상기 제2측(22)은 금속 밀봉링인 것을 특징으로 하는 핀 그리드 어레이 실장.67. The pin grid array mounting of claim 66, wherein said second side (22) of said interconnect tape (18) is a metal sealing ring. 제70항에 있어서, 상기 가열싱크(106)를 상기 상호 접속 테이프(18)에 고착하기 위한 상기 수단은 상기 가열싱크 칼라(108)를 상기 밀봉링에 납땜하는 것을 특징으로 하는 핀 그리드 어레이 실장.71. The pin grid array mounting of claim 70, wherein the means for securing the heat sink (106) to the interconnect tape (18) solders the heat sink collar (108) to the sealing ring. 제65항에 있어서, 상기 핀(26a)은 제1 및 제2숄더(39' 및 228)에 의해 한정된 칼라를 포함하는 것을 특징으로 하는 핀 그리드 어레이 실장.67. The pin grid array mounting of claim 65, wherein the pin (26a) comprises a collar defined by first and second shoulders (39 'and 228). 제72항에 있어서, 상기 상호 접속 테이프(18)의 상기 제1측(20)은 상기 제1숄더(39')와 접촉하는 것을 특징으로 하는 핀 그리드 어레이 실장.73. The pin grid array mounting of claim 72, wherein said first side (20) of said interconnect tape (18) is in contact with said first shoulder (39 '). 제72항에 있어서, 상기 상호 접속 테이프(18)의 상기 제2측(22)은 상기 제1숄더(39')와 접촉하는 것을 특징으로 하는 핀 그리드 어레이 실장.73. The pin grid array mounting of claim 72, wherein said second side (22) of said interconnect tape (18) is in contact with said first shoulder (39 '). 집적회로(82)를 하우징하기 위한 핀 그리드 어레이 실장에 있어서, 제1 및 제2대향표면을 갖는 상호 접속 테이프(18), 핀 헤드(30'')단 및 삽입단으로 한정되며 상기 상호 접속 테이프(18)의 상기 제1표면(20)에 전기접속된 다수의 핀(26a), 칼라성분(108) 및 기부성분으로 구성되며 상기 집적 회로를 지지하기 위해 내부표면(244) 및 외부표면(245)으로 구성된 가열싱크(106) 및, 상기 상호 접속 테이프(18), 상기 가열싱크(106) 및 상기 핀(26a)중 적어도 일부를 피막하도록 주형된 중합체 수지(270)를 포함하며, 상기 제1표면은 금속회로 패턴(20)을 한정하며, 상기 금속회로 패턴은 다수의 구멍(24) 다수의 리드(21)를 한정하며, 상기 기부 성분은 집적회로(82)를 수용하기 위한 공동을 한정하며, 상기 가열싱크는 상기 상호 접속 테이프(18)의 상기 제2표면(22)에 고착되는 것을 특징으로 하는 핀 그리드 어레이 실장.A pin grid array mounting for housing an integrated circuit 82, the interconnect tape 18 having a first and a second opposing surface, a pin head 30 " An inner surface 244 and an outer surface 245 composed of a plurality of pins 26a, a color component 108 and a base component electrically connected to the first surface 20 of (18) to support the integrated circuit. Heat sink 106 and a polymer resin 270 molded to coat at least a portion of the interconnect tape 18, the heat sink 106 and the fins 26a, and the first The surface defines a metal circuit pattern 20, the metal circuit pattern defining a plurality of holes 24, a plurality of leads 21, and the base component defining a cavity for receiving the integrated circuit 82. The heat sink is fixed to the second surface 22 of the interconnect tape 18. Mounting pin grid array to a gong. 제75항에 있어서, 상기 수지는 약 220℃ 보다 높은 주형온도를 갖는 열경화성 또는 열가소성 수지인 것을 특징으로 하는 핀 그리드 어레이 실장.76. The pin grid array mounting of claim 75, wherein said resin is a thermoset or thermoplastic resin having a mold temperature higher than about 220 < 0 > C. 제76항에 있어서, 상기 수지는 약 240℃와 약 400℃간의 주형온도를 갖는 것을 특징으로 하는 핀 그리드 어레이 실장.77. The pin grid array mounting of claim 76, wherein the resin has a mold temperature between about 240 ° C and about 400 ° C. 제77항에 있어서, 상기 집적회로(82)는 상기 가열싱크(106)의 상기 내측부(244)에 고착되어 상기 리드(27)에 전기접속되며 컴플리언트 중합체(282)는 상기 내측기부 및 집적회로를 코팅하는 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.78. The integrated circuit 82 according to claim 77, wherein the integrated circuit 82 is secured to the inner portion 244 of the heat sink 106 and electrically connected to the lid 27 and the compliant polymer 282 is integrated with the inner substrate and integrated. Plastic pin grid array mounting, characterized in that the circuit is coated. 제78항에 있어서, 상기 컴플리언트 중합체(282)는 실리콘인 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.79. The plastic pin grid array mounting of claim 78, wherein the compliant polymer (282) is silicon. 제79항에 있어서, 상기 중합체 수지(270)는 상기 상호 접속 테이프(18), 외측기부(245)를 제외한 상기 가열싱크(106) 및 상기 삽입단을 제외한 상기 핀(26a)을 피막하는 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.80. The method of claim 79, wherein the polymer resin (270) coats the heat sink (106) except the interconnect tape (18), the outer base portion (245), and the fin (26a) except the insertion end. Plastic pin grid array mounting. 제77항에 있어서, 상기 중합체 수지(270)는 상기리드(21)를 제외한 상기 상호 접속 테이프(18), 상기 공동 및 상기 내측 및 외측기부(244 및 245)를 제외한 상기 가열싱크(106) 및, 상기 삽입단을 제외한 상기 핀(26a)을 피막하는 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.78. The method of claim 77, wherein the polymer resin 270 is formed of the heat sink 106, excluding the interconnect tape 18, the cavity and the inner and outer base portions 244 and 245 except for the lead 21. And pins (26a) except for the insertion end of the plastic pin grid array mounting. 제81항에 있어서, 뚜껑성분(276)은 상기 집적회로(82)가 상기 리드(21)에 고착되어 전기전속된 후에 상기 공동(278)을 밀봉하는 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.84. The plastic pin grid array assembly of claim 81, wherein a lid component (276) seals the cavity (278) after the integrated circuit (82) is secured to the lead (21) and electrically transferred. 제82항에 있어서, 상기 가열싱크(106)의 상기 외측기부는 상기 주형된 중합체 수지(270)의 외부표면과 동일 평면인 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.83. The plastic pin grid array mounting of claim 82, wherein the outer base of the heat sink (106) is coplanar with an outer surface of the molded polymer resin (270). 제83항에 있어서, 상기 가열싱크(106)의 상기 외부표면(245)은 상기 주형된 중합체 수지(270)의 표면을 약간 지나 연장하는 것을 특징으로 하는 플라스틱 핀 그리드 어레이 실장.84. The plastic pin grid array mounting of claim 83, wherein the outer surface (245) of the heat sink (106) extends slightly past the surface of the molded polymer resin (270). 제75항에 있어서, 상기 핀(26a)은 또한 제1 및 제2숄더(39' 및 228)로 한정된 칼라성분을 포함하며, 상기 상호 접속 테이프(18)의 상기 제1표면(20)은 제2숄더와 접촉하는 것을 특징으로 하는 핀 그라드 어레이 실장.76. The device of claim 75, wherein the pins 26a also include color components defined by first and second shoulders 39 'and 228, wherein the first surface 20 of the interconnect tape 18 is formed of a first component. 2 pin grid array mounting characterized in contact with the shoulder. 제75항에 있어서, 상기 핀(26a)은 또한 제1 및 제2숄더(39' 및 228)에 의해 한정된 칼라성분을 포함하며 상기 상호 접속 테이프(18)의 상기 제2표면(22)은 제1숄더(39')와 접촉하는 것을 특징으로 하는 핀 그리드 어레이 실장.76. The device of claim 75, wherein the pins 26a also include color components defined by the first and second shoulders 39 'and 228 and wherein the second surface 22 of the interconnect tape 18 is formed of a second component. 1 pin grid array mounting, characterized in contact with the shoulder (39 ').
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03152999A (en) * 1989-11-09 1991-06-28 Nec Corp Hybrid integrated circuit
US5293072A (en) * 1990-06-25 1994-03-08 Fujitsu Limited Semiconductor device having spherical terminals attached to the lead frame embedded within the package body
JPH0462865A (en) * 1990-06-25 1992-02-27 Fujitsu Ltd Semiconductor device and manufacture thereof
IT220657Z2 (en) * 1990-10-30 1993-10-08 Marelli Autronica ELECTRONIC DEVICE INCLUDING AN INTEGRATED CIRCUIT MOUNTED ON AN INSULATING BASE.
US5877554A (en) * 1997-11-03 1999-03-02 Advanced Interconnections Corp. Converter socket terminal
US6256202B1 (en) 2000-02-18 2001-07-03 Advanced Interconnections Corporation Integrated circuit intercoupling component with heat sink
US8303681B2 (en) 2006-08-08 2012-11-06 Seoul National University Industry Foundation Mixed powder and sintered body, mixed cermet powder and cermet, and fabrication methods thereof
CN107598324B (en) * 2017-10-23 2024-02-20 中国电子科技集团公司第四十三研究所 Packaged product preheating device

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN148328B (en) * 1977-04-18 1981-01-17 Rca Corp
JPS5471572A (en) * 1977-11-18 1979-06-08 Fujitsu Ltd Semiconductor device
US4338621A (en) * 1980-02-04 1982-07-06 Burroughs Corporation Hermetic integrated circuit package for high density high power applications
US4521469A (en) * 1982-11-22 1985-06-04 Olin Corporation Casing for electronic components
US4525422A (en) * 1982-11-22 1985-06-25 Olin Corporation Adhesion primers for encapsulating epoxies
US4582556A (en) * 1982-11-22 1986-04-15 Olin Corporation Adhesion primers for encapsulating epoxies
US4552422A (en) * 1983-03-14 1985-11-12 Amp Incorporated Modular receptacle pin grid array
USRE32540E (en) * 1983-03-22 1987-11-10 Advanced Interconnections, Inc. Terminal positioning method and construction
US4677526A (en) * 1984-03-01 1987-06-30 Augat Inc. Plastic pin grid array chip carrier
US4593342A (en) * 1984-11-15 1986-06-03 General Electric Company Heat sink assembly for protecting pins of electronic devices
US4549651A (en) * 1984-12-21 1985-10-29 Alemanni James C Carrier for pin grid array
US4618739A (en) * 1985-05-20 1986-10-21 General Electric Company Plastic chip carrier package
US4729010A (en) * 1985-08-05 1988-03-01 Hitachi, Ltd. Integrated circuit package with low-thermal expansion lead pieces

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