KR960007256B1 - 반도체집적회로의 기준전압발생회로 - Google Patents

Abstract

내용 없음.

Description

반도체집적회로의 기준전압발생회로

제1도는 종래기술에 의한 기준전압발생회로의 일 실시예를 보여주는 회로도.

제2도는 종래기술에 의한 기준전압발생회로의 다른 실시예를 보여주는 회로도.

제3도는 본 발명에 의한 기준전압발생회로의 실시예를 보여주는 회로도.

제4도는 본 발명에 의한 기준전압발생회로의 전류특성을 보여주는 그래프.

본 발명은 반도체집적회로에 관한 것으로, 특히 동일칩 상의 여러 회로들에 소정의 정전압으로서의 기준전압을 공급하는 기준전압(Reference voltage) 발생회로에 관한 것이다.

반도체집적회로에 있어서, 내부 동작전압을 안정적으로 유지하는 것은 소자의 신뢰성을 확보하는데 있어서 대단히 중요하다. 외부전원전압이 변동하더라도 이것이 칩내부에 영향을 미치지 않도록 하고, 안정적으로 각 소자들이 고유의 기능을 발휘할 수 있도록 하기 위하여는 일정한 전압을 항상 공급할 수 있는 기준전압발생회로가 필요한 것이다. 이러한 것은 최근들어서의 반도체집적회로에 있어서, 저전압공급원 회로가 채용이 필수적으로 되어가고 있는 추세에서 더욱 절실한 실정이다. 그러나 이러한 기준전압발생회로에 있어서도 자체적인 불안정 요인을 갖고 있는데 주로 온도 또는 공정조건등의 변화에 기인한 것이다.

한편 제1도는 종래의 기준전압 발생회로의 일예로서, 이 분야에 잘 알려져 있는 밴드갭(Band-gap) 기준전압발생회로를 도시하고 있다. 제1도에서 밴드갭기준전압발생회로는, 전류공급용 저항 20에 의해서 제공되는 전류에 의하여 작동하는 세 개의 바이폴라(biopolar) 트랜지스터 6, 12, 18과 저항 2, 8, 14로 구성된다. 상기 다수의 바이폴라 트랜지스터를 사용하는 밴드갭 기준전압발생회로는, 음의 온도계수를 가지는 베이스-에미터전압과 양의 온도계수를 가지는 열전압을 결합시키므로서, 이들 온도계부를 상쇄시켜서 온도의 변화에 대하여 안정하게 동작할 수 있는 것에 구성상 특징이 있다. 즉, 이를 더 자세히 설명하면, 기준전압 Vref는 저항 8의 양단에 나타나는 전압 V1과 트랜지스터 18의 베이스-에미터전압 V_BE의 합과 같다. 그리고, 상기 전압 V1은 트랜지스터 12의 베이스-에미터전압 변화량에 의존하는데, 저항 8과 저항 14의 저항값을 각각 R₈및 R₁₄라 하고, 저항 14와 저항 2에 흐르는 전류를 각각 I₁및 I₂라 할 때, 이들 사이의 관계를 하기의 식 (1), (2)와 같이 표현될 수 있다.

여기서, V_T는 양의 온도계수를 가지는 온도상수로써 KT/q이며, K는 볼츠만 상수, T는 절대온도, q는 전하량이다. 따라서, 기준전압 Vref는 음의 온도계수를 가지는 트랜지스터 18의 베이스-에미터전압 V_BE와 양의 온도계수를 가지는 온도상수 V_T에 의해서 결정되며, 하기 식(3)과 같이 나타낼 수 있다.

위 식(3)로 부터 알 수 있듯이, 출력 기준전압 Vref는 양의 온도계수를 가지는 V_BE와 음의 온도계수를 가지는 V_T가 결합되어 온도의 변화에 대하여 출력 기준전압 Vref의 레벨을 안정화 시켜준다. 또한, 상기 바이폴라 트랜지스터가 항상 포화상태에서 동작하고 전압변동에 대하여 비교적 안정한 트랜지스터의 베이스-에미터전압 V_BE에 의존하여 동작하기 때문에 낮은 기준전압을 발생하는데 용이함은 물론 외부전원전압의 변동에 대하여도 비교적 안정한 기준전압을 발생할 수 있다는 측면에서 예컨대 저전원공급용 기준전압발생회로로 적합한 일면이 있었다.

그런데, 일반적으로 상기 밴드갭 기준전압발생회로를 이용하여 저전원을 공급받는 다이나믹램에서는 기판을 안정시키기 위해서 기판전압발생회로(Back Bias Generator)를 사용하여 기판에 음전압의 기판전압 V_BB를 공급한다. 상기 기판전압 발생회로는 기판으로 흘러들어오는 전류에 의해서 기판전압이 특정전압 이상으로 높아지는 경우에만 동작하다가 상기 기판전압 V_BB가 일정전압 이하로 다시 낮아지면 동작을 멈추는 방식으로 주기적인 동작을 반복한다. 이러한 기판전압 V_BB의 주기적인 파동은 상기 밴드갭 기준전압 발생회로의 풀리실리콘으로 제조된 저항들과 기판 사이에 형성된 기생 정전용량에 의해서 회로의 각 접속점에 전달되어 출력 기준전압 Vref를 발진시키는 문제점을 가지고 있다. 또한, 회로에 사용되는 각 트랜지스터가 항상 포화상태에서 동작하기 때문에 회로의 대기상태 전류(Stand-by Current)가 증가하는 단점이 있다. 그리고, 상기 밴드갭 기준전압 발생회로가 다이나믹램장치에 사용될 경우, 모오스(MOS) 트랜지스터 주도의 기판에 제조공정이 다른 바이폴라 트랜지스터를 제조하기 위해 별도의 공정이 필요하기 때문에 공정이 복잡해지는 문제점이 있다. 또한, 상기 밴드갭 기준전압발생회로는 낮은 공급전압 영역에서 기준전압 Vref의 변화가 심하고 회로의 셋-업레벨(Set-up Level)이 높은 문제점이 있다.

이러한 문제를 해결하기 위하여 제시된 기술이 논문 1992 Symposium on VLSI Circuits Digest of Technical Papers의 페이지 p110-111(논문제목;Variable Vcc Design Techniques for Battery Operated DRAMs)에 개시되어 있다. 이와 관련하여 제2도는 상기의 논문에 개시된 기술로서의 기준전압발생회로를 나타내고 있다. 제2도의 기준전압발생회로의 구성상 특징은, 엔모오스(NMOS) 트랜지스터 38의 임계전압(threshold voltage)이 온도의 상승에 따라 감소되며, 또한 회로구성이 씨모오스(CMOS)회로로 구성되기 때문에 회로의 대기상태 전후가 제1도의 구성보다 현저히 감소되며 특히, 다이나믹램 등의 반도체집적회로에 적용될 경우 기준전압발생회로를 구성하기 위한 별도의 복잡한 반도체집적회로에 적용될 경우 기준전압발생회로를 구성하기 위한 별도의 복잡한 제조공정을 추가할 필요가 없어 공정의 단순화를 실현할 수 있다. 또한 회로의 셋-업레벨이 있어서도, 기준전압 Vref와 저항 30의 양단에 나타나는 전압의 합 이상이면 됨에 따라 바이폴라트랜지스터로 구성된 제1도의 밴드갭 기준전압발생회로보다 셋-업레벨이 더 낮게 된다. 또한 엔모오스트랜지스터 38의 기판전압 V_BB가 증가하여 접속점 36의 전압이 증가되어도, 엔모오스트랜지스터 40에 의해 엔모오스트랜지스터 40의 게이트에 연결된 전원전압 Vcc도 함께 증가하므로 엔모오스트랜지스터 40의 채널 저항이 감소하여 결국 접속점 34의 전압레벨을 일정하게 유지시킬 수 있게 된다. 그래서, 상기 출력 기준전압 Vref의 변동을 최소화할 수 있고, 특히 고전원전압 영역에서 기준전압Vref의 변동을 극소화하는데 유효하게 된다.

그러나 제2도는 회로구성에서는, 회로 내에 흐르는 전류를 제어하는 수단은 저항 30을 키우는 방법외에는 없으며, 이로 인해 회로자체가 수 ㎂의 전류소모를 요구하게 된다. 이러한 현상은 특히 향후 대중화될 배터리에 의해 동작되는 휴대용기기에서는 그 사용이 어렵게 되는 문제가 발생한다. 한편 전류소모를 억제하기 위해 저항 30의 크기를 크게 하면 동일칩의 레이아웃(lay-out)이 증가하게 되는 문제가 초래된다.

따라서 본 발명의 목적은 자전류소비가 이루어지면서 동시에 동일칩 내의 레이아웃이 용이해지는 기준전압발생회로를 제공함에 있다.

본 발명의 다른 목적은 1㎂이하의 전류소비가 이루어지면서 동시에 온도 및 전원공급전원의 변동에 둔감한 기준전압발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 배터리에 의해 동작되는 휴대용기기에 사용이 적합한 저 전류소비를 실현하는 기준전압발생회로를 제공함에 있다.

본 발명의 또 다른 목적은 전원공급전압의 변동에 둔감하고 또한 회로자체의 전류소비가 1㎂이하로 이루어지며 동시에 동일칩상에서의 점유면적이 최소화되어, 배터리에 의해 동작되는 휴대용기기에 적합한 기준전압발생회로를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치의 기준전압 발생회로는 제1전원단자와 제2전원단자 사이에 형성되며, 트랜지스터의 임계전압에 대응되는 제어신호를 발생하는 전류미러와, 상기 제1전원단자와 제1출력노드 사이에 연결되며 제어단이 상기 제어신호에 연결되는 제1트랜지스터와, 상기 제1출력노드와 제2전원단자 사이에 연결되는 제1트랜지스터와, 상기 제1출력노드와 제2전원단자 사이에 연결되며 제어단이 상기 제1출력노드에 공통접속되는 제2트랜지스터와, 상기 제1전원단자와 제2출력노드 사이에 연결되며 제어단이 상기 제1출력노드에 연결되는 제3트랜지스터와, 상기 제2출력노드와 상기 제2전원단자 사이에 연결되며 제어단이 상기 제어신호에 연결되는 제4트랜지스터로 구성되어, 상기 제2트랜지스터의 임계전압에서 상기 제3트랜지스터의 임계전압을 뺀 전압 값을 상기 제2출력노드에 기준전압으로 출력하는 것을 특징으로 한다.

여기서 상기 트랜지스터들은 모오스트랜지스터이다. 또한 상기 제1트랜지스터는 피모오스트랜지스터이며, 상기 제2트랜지스터-제4트랜지스터는 엔모오스트랜지스터이다. 그리고 상기 제1트랜지스터 및 제4트랜지스터는 서브 임계전압 영역에서 동작되는 트랜지스터들이며, 제2트랜지스터는 서브 임계전압 영역에서 동작되는 다른 트랜지스터들 보다 높은 임계전압 영역에서 동작되는 트랜지스터이다. 그리고 상기 전류미러에서 출력되는 제어신호는 서브 임계전압이 된다.

본 발명에 의한 반도체 메모리장치의 기준전압발생회로는, 임계전압 이하에서 동작하는 트랜지스터의 스위칭 동작에 의해 전원전압의 변동이나 온도변화에 상관없이 일정한 전압레벨을 가지는 기준전압을 출력하고, 또한 임계전압 이하에서 스위칭 동작함에 의해 전류소비가 최대한 억제하는 회로로 이루어진다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다.

하기 설명에서 본 발명에 의한 기준전압발생회로를 위해서 임계전압 이하의 특정전압과 같은 특정 상세들이 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명의 실시될 수 있다는 것은 이 기술분야에서 통상의 지시을 가진자에게 자명할 것이다.

여기에서 사용되는 "임계전압"이란 용어는 트랜지스터가 도통(turn-on)하여 스위칭동작을 할 수 있는 통상의 임계전압(threshold voltage)을 나타낸다. "서브임계전압"이란 용어는 특히 채널의 길이가 짧은 트랜지스터에 확실하게 나타나는 트랜지스터의 임계전압의 도달전에 도통상태가 될 시의 전압을 나타낸다. (이에 대하여는 '벤 지 스트리트만(Ben G. Streetman)'에 의해 저서된 "SOLID STATE ELECTRONIC DEVICES" 제3판의 페이지 p326에서 기술된 바 있다.)

제3도는 본 발명에 의한 기준전압발생회로의 실시예를 도시한 회로도이다. 제3도의 구성에서 각 트랜지스터들은 채널의 길이가 통상의 씨모오스트랜지스터의 채널의 길이보다 작은 트랜지스터들로 이루어지는 트랜지스터들이다. 본 발명에 의한 기준전압발생회로의 구성은 다음과 같다. 전원공급전압 VCC 단자에 소오스단자가 접속된 피모오스트랜지스터 102는 게이트가 접지전압 VSS단자에 접속되어 드레인단자측의 접속노드 104로 소정의 전압을 공급하게 된다. 상기 접속노드 104와 접속노드 108사이에는 피모오스트랜지스터 106이 접속된다. 전원공급전압 VCC단자와 접속노드 114사이에는 피모오스트랜지스터 112가 접속된다. 상기 피모오스트랜지스터 106과 112의 각 게이트는 상기 접속노드 114에 서로 공통으로 접속된다. 상기 접속노드 108과 접지전압 VSS 단자사이에 엔모오스트랜지스터 110이 접속된다. 상기 접속노드 114와 접지전압 VSS단자사이에 엔모오스트랜지스터 116이 접속된다. 이들 엔모오스트랜지스터 110과 116의 각 게이트는 서로 상기 접속노드 108에 공통접속된다. 상기 접속노드 114에는 피모오스트랜지스터 118의 게이트가 접속되고, 이 피모오스트랜지스터 118은 전원공급전압 VCC단자와 접속노드 120사이에 접속된다. 상기 접속노드 120과 접지전압 VSS단자사이에 엔모오스트랜지스터 122가 접속되며, 상기 엔모오스트랜지스터 122의 게이트는 상기 접속노드 120에 접속된다. 또한 상기 접속노드 120에는 엔모오스트랜지스터 124의 게이트가 접속된다. 상기 엔모오스트랜지스터 124는 채널이 전원공급전압 VCC단자와 접속노드 128사이에 접속되며, 이 접속노드 124에 발생되는 전압은 기준전압 VREF가 된다. 상기 접속노드 128과 접지전압 VSS단자 사이에는 엔모오스트랜지스터 126의 채널이 접속되며, 이 엔모오스트랜지스터 126의 게이트는 상기의 접속노드 108에 접속된다. 한편 상기와 같은 구성에서 피모오스트랜지스터 106과 112, 그리고 엔모오스트랜지스터 110과 116은 서로 동일한 채널전류가 흐르는 전류미러(current mirro)를 형성한다.

상기 제3도의 구성에서 피모오스트랜지스터 118은 제1트랜지스터이고, 엔모오스트랜지스터 122는 제2트랜지스터이며, 엔모오스트랜지스터 124는 제3트랜지스터이고, 엔모오스트랜지스터 126은 제4트랜지스터이다. 또한 접속노드 120은 제1출력노드가 되며, 접속노드 128은 제2출력 노드가 된다.

상기와 같은 구성에 따른 본 발명에 의한 기준전압발생회로의 동작특성을 설명하면 다음과 같다. 설명에 앞서 본 발명에 의한 기준전압발생회로는 1㎂ 이하의 전류소비를 위하여 모든 트랜지스터들이 동일칩상의 다른 씨모오스트랜지스터들의 크기보다 작게 실현함에 의해 임계전압 이하에서 동작하는 즉, 서브임계전압 영역(subthreshold voltage region)에서 동작함을 유의하여야 할 것이다. 제2도에서 전류미러를 형성하는 피모오스트랜지스터 102, 106, 112와 엔모오스트랜지스터 110, 116이, 피모오스트랜지스터 118과 엔모오스트랜지스터 126을 각각 서브임계전압에서 동작시키도록 제어신호 P1과 N1을 공급한다. 저항으로 동작하는 피모오스트랜지스터 102의 저항비는 전원공급전압 VCC의 전압레벨과 1㎂이하의 전류를 고려하여 그 저항값이 결정됨이 바람직하다. 그래서 N1은 엔모오스트랜지스터의 임계전압인 VTN보다 0.1V정도 낮게 공급되며, P1은 전원공급전압 VCC에서 피모오스트랜지스터의 임계전압인 VTP를 뺀 전압 즉, VCC-VTP보다 0.1V 정도 높게 공급된다. 이러한 기술은 피모오스트랜지스터 102의 크기를 조정하여 용이하게 출력할 수 있는 기술이다. 이로부터 발생되는 P1신호는 피모오스트랜지스터 118을 고유의 임계전압 이하인 서브임계전압에서 동작시키게 된다. 이로부터 접속노드 120에는, 엔모오스트랜지스터 122의 스위칭동작에 의해 엔모오스트랜지스터 122의 임계전압이 걸리게 된다. 이때 엔모오스트랜지스터 122는 다른 엔모오스트랜지스터의 임계전압보다 높은 임계전압을 가지는 트랜지스터로 구현한다. 이를 위한 기술은 공지의 기술인 바와 같이, 임플랜트 마스크 (implant mask)를 다른 것보다 한장 더 사용하는 방법이나, 또는 피모오스트랜지스터의 임계전압을 위한 임플랜트시 상기 엔모오스트랜지스터 122를 오픈(open)하는 방법등이 있다. 한편 N1신호는 엔모오스트랜지스터 110의 임계전압 이하로 공급되고, 이로부터 엔모오스트랜지스터 126을 서브임계전압에서 동작시키게 된다. 이러한 과정을 통해서 접속노드 128에 걸리는 기준전압 VREF의 전압을 측정하면 다음과 같다. 즉, VREF=VTN₁₂₂-VTN₁₂₄(여기서, VTN₁₂₂: 엔모오스트랜지스터 122의 임계전압, VTN₁₂₄: 엔모오스트랜지스터 124의 임계전압임.)

결과적으로 접속노드 128에 걸리는 기준전압 VREF는 엔모오스트랜지스터 122와 124의 임계전압 차이에 의해 발생된다. 따라서 온도 및 전원공급전압 VCC에 둔감하게 된다. 또한 트랜지스터 106, 112, 110, 116, 118, 126등이 서브임계전압 영역에서 동작함에 의해 전류소비를 최소화하게 된다.

제4도는 본 발명에 의한 기준전압발생회로의 전류특성을 보여주는 그래프이다. 제4도는 본 발명자의 시뮬레이션(simulation)을 통해 확인된 것으로, 도시된 바와 같이 저전원공급전압에 더축 소비전류가 낮아지는 것이 확인된다. 또한 향후 배터리에 의해 동작되는 휴대용 컴퓨터 관련기기등에서 주로 채용될 예정인 전원공급 전압 VCC=3V정도에서도, 그 소비전류는 100nA(nano=10^-9) 이하를 소모하게 된다.

제3도에 도시된 회로는 상기한 본 발명의 기술적 사상에 입각하여 실현한 최적의 실시예로서, 본 발명의 기술적범주내에서 각 트랜지스터의 크기나 저항치등은 동일칩의 집적도 및 전원공급전압의 전압레벨 등과 같은 고려하여 적절하게 실시함이 바람직하다.

상술한 바와 같이 본 발명은, 서브임계전압 영역에서 동작하는 기준전압발생회로를 제공함에 의해, 온도의 변화나 전원공급전압의 변동에 둔감한 특성외에도 전류소비의 극소화를 달성할 수 있게 된다. 또한 씨모오스공정에 의해 용이하게 구현되는 것 외에도, 구성 트랜지스터들의 크기가 작아서 동일칩상에서 점유면적이 적게 되고, 이로부터 칩의 레이아웃을 향상시킨다. 향후 일반화될 배터리에 의해 동작하는 휴대용기기에서 그 효과는 더욱 커지는 바, 제품의 신뢰성을 향상시키는 효과가 발생한다.

Claims (8)

1. 반도체 메모리 장치의 기준전압 발생회로에 있어서, 제1전원단자와 제2전원단자 사이에 형성되며, 트랜지스터의 임계전압에 대응되는 제어신호를 발생하는 전류미러와, 상기 제1전원단자와 제1출력노드 사이에 연결되며 제어단이 상기 제어신호에 연결되는 제1트랜지스터와, 상기 제1출력노드와 제2전원단자 사이에 연결되며 제어단이 상기 제1출력노드에 공통접속되는 제2트랜지스터와, 상기 제1전원단자와 제2출력노드 사이에 연결되며 제어단이 상기 제1출력노드에 연결되는 제3트랜지스터와, 상기 제2출력노드와 상기 제2전원단자 사이에 연결되며 제어단이 상기 제어신호에 연결되는 제4트랜지스터로 구성되어, 상기 제2트랜지스터의 임계전압에서 상기 제3트랜지스터의 임계전압을 뺀 전압 값을 상기 제2출력노드에 기준전압으로 출력하는 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
2. 제1항에 있어서, 상기 제1트랜지스터가 피모오스트랜지스터이고, 상기 제2-제4트랜지스터가 엔모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
3. 제2항에 있어서, 상기 전류미러가 상기 제1트랜지스터의 제어단에 연결되며 제어신호를 발생하는 제1접속노드와, 상기 제4트랜지스터의 제어단에 연결되며 제어신호를 발생하는 제2접속노드와, 상기 제1전원단자와 상기 제1접속노드 사이에 연결되고 게이트가 상기 제2접속노드에 연결되는 제1피모오스트랜지스터와, 상기 제1전원단자와 상기 제2접속노드 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제2피모오스트랜지스터와, 상기 제1접속노와 제2전원단자 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제1엔모오스트랜지스터와, 상기 제2접속노드와 제2전원단자 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제2전원단자 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제2엔모오스트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
4. 제3항에 있어서, 상기 전류미러가 제1전원단자와 제1피모오스트랜지스터 사이에 연결되어 상기 제어신호의 전압 값을 가변하기 위한 저항소자를 더 구비함을 특징으로 하는 기준전압 발생회로.
5. 반도체 메모리 장치의 기준전압 발생회로에 있어서, 제1전원단자와 제2전원단자 사이에 형성되며, 제1형트랜지스터의 서브 임계전압에 대응되는 제1제어신호 및 제2형 트랜지스터의 서브임계전압에 대응되는 제2제어신호를 발생하는 전류미러와, 상기 제1전원단자와 제1출력노드 사이에 연결되며 제어단이 상기 제1제어신호에 연결되는 제1형 제1트랜지스터와, 상기 제1출력노드와 제2전원단자 사이에 연결되며 제어단이 상기 제1출력노드에 공통 접속되는 제2형 제2트랜지스터와, 상기 제1전원단자와 제2출력노드 사이에 연결되며 제어단이 상기 제1출력노드에 연결되는 제2형 제3트랜지스터와, 상기 제2출력노드와 상기 제2전원단자 사이에 연결되며 제어단이 상기 제2제어신호에 연결되는 제2형 제4트랜지스터로 구성되어, 상기 제2형 제2트랜지스터 및 제2형 제3트랜지스터의 임계전압이 상기 제1형 제1트랜지스터 및 제2형 제4트랜지스터의 임계전압 보다 높게 설계되며, 상기 제2형 제2트랜지스터의 임계전압에서 상기 제2형 제3트랜지스터의 임계전압을 뺀 전압 값을 상기 제2출력노드에 기준전압으로 출력하는 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
6. 제5항에 있어서, 상기 제1형 트랜지스터가 피모오스트랜지스터이고, 상기 제2형 트랜지스터들이 엔모오스트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
7. 제6항에 있어서, 상기 전류미러가 상기 제1제어신호를 발생하는 제1접속노드와, 상기 제2제어신호를 발생하는 제2접속노드와, 상기 제1전원단자와 제1접속노드 사이에 연결되고 게이트가 제2접속노드에 연결되는 제1피모오스트랜지스터와, 상기 제1전원단자와 상기 제2접속노드 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제2피모오스트랜지스터와, 상기 제1접속노드와 제2전원단자 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제1엔모오스트랜지스터와, 상기 제2접속노드와 제2전원단자 사이에 연결되고 게이트가 상기 제1접속노드에 연결되는 제2엔모오스트랜지스터로 구성되며, 상기 제1-제2피모오스트랜지스터의 임계전압이 상기 제1트랜지스터의 임계전압과 동일하고, 상기 제1 및 제2엔모오스트랜지스터의 임계전압이 상기 제4트랜지스터의 임계전압과 동일한 것을 특징으로 하는 반도체 메모리장치의 기준전압 발생회로.
8. 제7항에 있어서, 상기 전류미러가 제1전원단자와 제1피모오스트랜지스터 사이에 연결되어 상기 제어신호의 전압 값을 가변하기 위한 저항소자를 더 구비함을 특징으로 하는 기준전압 발생회로.