KR960005378B1 - Amplifier - Google Patents
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Abstract
요약없음No summary
Description
제1도는 본 발명에 따르는 두 캐스케이드 배열부를 갖는 증폭기의 회로 다이어그램.1 is a circuit diagram of an amplifier having two cascade arrangements according to the invention.
제2도는 제1도의 증폭기의 각 부분내의 쌍안정 트리거 회로의 히스테리시스 특성도.2 is a hysteresis characteristic diagram of a bistable trigger circuit in each part of the amplifier of FIG.
제3도는 제1도의 증폭기의 톱니파형 출력 특성도.3 is a sawtooth waveform output characteristic diagram of the amplifier of FIG.
제4도는 제1도의 증폭기의 이중으로 사용된 것과 같은 단일부의 실제 실시예도.4 is a practical embodiment of a single part, such as used as a double of the amplifier of FIG.
제5도 및 6도는 한 부분을 갖는 본 발명에 따르는 증폭기의 또 다른 실시예도.5 and 6 show yet another embodiment of the amplifier according to the invention with one part.
제7도는 제1도의 증폭기가 사용되는 직접 혼합 동기 AM 수신기의 회로 다이어그램.FIG. 7 is a circuit diagram of a direct mixed synchronous AM receiver in which the amplifier of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
A, B : 캐스케이드 배열부A1, B1: 증폭기단A, B: cascade arrangement A 1 , B 1 : amplifier stage
A2, B2: d.c. 보상회로A3, B3: 임계회로A 2 , B 2 : dc compensation circuit A 3 , B 3 : threshold circuit
본 발명은 임계회로 및 임계회로에 접속된 증폭단을 구비하는, 진폭 가변 입력 신호를 증폭시키고 바람직하지 않은 d.c.오프셋을 감소시키기 위한 증폭기와, 한단부가 동기 AM 검출기에 접속되고 다른 단부가 RF 수신 신호의 반송파와 위상 결합되는 국부 반송파를 발생시키기 위한 위상 고정 루프에 접속되는 RF입력을 갖는 집접 혼합 동기 AM 수신기에 관한 것이다.The present invention provides an amplifier for amplifying a variable amplitude input signal and reducing undesirable dc offset, comprising a threshold circuit and an amplifier stage connected to the threshold circuit, one end connected to a synchronous AM detector and the other end of the RF received signal. An integrated mixed synchronous AM receiver having an RF input coupled to a phase locked loop for generating a local carrier that is phase coupled with a carrier.
상기 기술된 형태의 증폭기는 미합중국 특허 제4,277,695 호에 공지되어 있으며, 직접 혼합 동기 AM 수신기는 영국 특허 출원 제 2,130,826 호에 공지되어 있다.Amplifiers of the type described above are known from US Pat. No. 4,277,695 and direct mixed synchronous AM receivers are known from British Patent Application No. 2,130,826.
공지된 증폭기의 임계회로는 조정가능하며, 증폭이 행해지지 않는 입력 신호부를 조정하는데 사용된다. 상기 소위 사역(dead zone)의 정확한 선택 조정은 예를 들어, 잡음 및 기생 d.c.방해에 의해 초래되어 질 수도 있는 원치않는 d.c.오프셋 억압의 가능성을 제공하며, 소망의 진폭 가변 신호 성분만을 증폭시킨다.The threshold circuit of a known amplifier is adjustable and is used to adjust the input signal portion where no amplification is to be done. Accurate selection adjustment of the so-called dead zone offers the possibility of unwanted d.c. offset suppression, which may be caused, for example, by noise and parasitic d.c. disturbances, and amplifies only the desired variable amplitude signal components.
그러나, 공지되 형태의 증폭기에 있어서, 소망의 신호 성분이 비선형적으로 증폭되고, 사역의 정확한 조정을 위해, 감소되어질 바람직하지 않은 d.c.오프셋의 진폭이 사전에 공지되어져야만 하는 문제점이 있었다.However, in known types of amplifiers, there has been a problem that the desired signal component is amplified nonlinearly, and for accurate adjustment of the ministry, the amplitude of the undesirable d.c. offset to be reduced must be known in advance.
실제로, 상기 경우는 항상 발생하지 않으며, 증폭되어질 입력 신호의바람직 하지 않은 d.c.오프셋은 관련 회로 장치에 크게 의존할 수도 있거나, 입력 신호의 신호 대 잡음 레벨 또는 주위 인자에 의해 영향 받을 수도 있고, 진폭 변화가 위상 고정 루프의 위상 제어 신호 내의 d.c.오프셋에만 작게 관련하는 소망의 신호 성분과 구별하는데 곤란하다.In practice, this case does not always occur, and the undesirable dc offset of the input signal to be amplified may be highly dependent on the circuitry involved, or may be affected by the signal-to-noise level or ambient factors of the input signal and change in amplitude. Is difficult to distinguish from the desired signal component which only relates smallly to the dc offset in the phase control signal of the phase locked loop.
본 발명의 제1목적은 소망의 신호 성분에 기인한 진폭으로 변화하는 입력 신호 내의 바람직하지 않은 d.c.오프셋을 적당하게 감소시키기 위한 증폭기를 제공하는데 있으며, 상기 증폭기는 특히, 바람직하지 않은 d.c.오프셋이 공지되지 않고 선형적으로 증폭되어지는 소망의 신호 성분의 진폭변화보다 여러배 더 클수도 있는 입력 신호로 사용하는데 적절하다.It is a first object of the present invention to provide an amplifier for appropriately reducing undesirable dc offset in an input signal that varies with amplitude due to a desired signal component, which amplifier is particularly well known for its undesirable dc offset. It is suitable for use as an input signal that can be many times larger than the amplitude change of the desired signal component that is instead linearly amplified.
본 발명에 따르면, 서두에 기술된 형태의 증폭기는, 임계회로가 입력 신호 진폭이 제1임계 레벨 이하로 될때 활성 상태로 부터 초기 상태로 변화하고, 입력 신호 진폭이 제2임계 레벨을 초과할때 초기상태로 부터 활성 상태로 변화하는 쌍안정 트리거회로를 포함하며, 상기 두 임계 레벨은 입력 신호의 최대 소망 진폭 변화보다 더 큰 히스테리시스로 경계되고, 상기 쌍안정 트리거 회로는 증폭기의 신호경로 내에 합체된 d.c.보상 회로에 접속되며, 트리거 신호를 활성단으로 상기 회로에 인가하여 신호 경로를 통하여 일정 스텝값으로 d.c.보상 회로에 인가된 신호의 d.c.레벨을 감소 시키는 것을 특징으로 한다.According to the present invention, an amplifier of the type described at the beginning of the present invention is characterized in that the threshold circuit changes from an active state to an initial state when the input signal amplitude is below the first threshold level, and when the input signal amplitude exceeds the second threshold level. A bistable trigger circuit that changes from an initial state to an active state, wherein the two threshold levels are bounded by hysteresis that is greater than the maximum desired amplitude change of the input signal, and the bistable trigger circuit is incorporated within the signal path of the amplifier. It is connected to a dc compensation circuit, characterized in that to apply the trigger signal to the circuit to the active stage to reduce the dc level of the signal applied to the dc compensation circuit by a predetermined step value through the signal path.
본 발명은, 적당한 d.c. 감소 뿐만 아니라, 소망의 진폭 변화 신호 성분의 선형 증폭이 각각의 유용한 슬로프(slope)가 예를 들어, 증가 입력 진폭의 경우의 상승 슬로프-소망 신호 성분의 최대 진폭 변화 범위보다 더 큰 톱니파형 출력 특성을 갖는 증폭기에 의해 가능하며, 톱니파형 출력 특성에서의 불연속성이 상기 진폭 변화 범위내에서 발생하는 것으로부터 방지하기 의한 수단을 사용하므로써 가능하다는 사실에 기초한다.The present invention is suitable d.c. In addition to the reduction, the linear amplification of the desired amplitude change signal component is a sawtooth output characteristic in which each useful slope is greater than the maximum amplitude change range of the rising slope-desired signal component, for example in the case of increasing input amplitude. It is based on the fact that it is possible by means of an amplifier having a power supply and by means of preventing the discontinuity in the sawtooth output characteristics from occurring within the amplitude change range.
본 발명에 따르는 측정이 사용되었다면, 그러한 톱니파형 출력 특성은 입력 신호가 주어진 임계값을 초과하자마자 증폭기단의 입력 또는 출력 신호로 부터 선정된 d.c.값을 상기 d.c.보상 회로내에서 감산시키므로써-이후 감소 단계로써 언급되는-행해진다. 상기 임계값은 진폭 변화 신호 성분의 증폭에 있어서의 진폭 의존 불연속성의 발생을 방지하도록 쌍안정 트리거 회로에 의해 앞서 언급한 값의 히스테리시스를 제공한다. 그것에 의해 상기 소망신호 성분은 선형적으로 증폭되며, 입력 신호가 평균레벨 또는 임계값 근처의 값을 갖지않는다 하더라도, d.c.레벨 감소 및 복원의 연속적 교대를 위해 d.c.보상 회로내에서 상승될 수 없다.If the measurement according to the invention is used, such sawtooth output characteristics are reduced after-subtracting the selected dc value from the input or output signal of the amplifier stage in the dc compensation circuit as soon as the input signal exceeds a given threshold. -Referred to as steps. The threshold provides the hysteresis of the aforementioned values by a bistable trigger circuit to prevent the occurrence of amplitude dependent discontinuities in the amplification of the amplitude change signal component. Thereby the desired signal component is linearly amplified and cannot be raised in the d.c. compensation circuit for successive alternation of d.c. level reduction and reconstruction even if the input signal has no value near the average level or threshold.
양호한 실시예에서, 증폭기단의 입력이 또한 임계 회로의 입력하며, d.c.보상 회로가 증폭기단의 축력에 접속되고, 그것과 함께 순방향 d.c.오프셋 감소가 얻어져, 비교적 큰 감소 단계가 발진이 일어나는 일 없이 선택될 수 있도록 하는 것을 특징으로 한다.In a preferred embodiment, the input of the amplifier stage is also the input of the threshold circuit, the dc compensation circuit is connected to the axial force of the amplifier stage, with which a forward dc offset reduction is obtained, so that a relatively large reduction step is achieved without oscillation occurring. Characterized in that it can be selected.
또 다른 양호한 실시예에 있어서, 상기 증폭기단, 임계회로 및 d.c.보상 회로는 그것의 회로 배열에 상호 대응하는 n 부분(section)의 캐스케이드 배열의 단일부를 구성하며, 신호 방향으로의(n-1) 부분 각각의 감소 단계값은 그 곳에 각각 수반되는 부분의 히스테리시스 보다 더 크다.In another preferred embodiment, the amplifier stage, the threshold circuit and the dc compensation circuit constitute a single portion of a cascade arrangement of n sections corresponding to their circuit arrangement and in the signal direction (n-1). The reduction step value of each part is greater than the hysteresis of the part respectively involved therein.
상기 측정이 사용되었다면, 매우 정확한 양화 및 억압되어질 공지되지 않은 d.c.오프셋의 실제적으로 완전한 억압은 가능하게 되며, 큰 입력 범위내에서의 최적 증폭 선형성이 얻어질 수 있다.If the above measurements were used, practically complete suppression of unknown d.c.offsets that would be highly accurate quantified and suppressed would be possible, and optimum amplification linearity within a large input range could be obtained.
또 다른 양호한 실시예에 있어서, 증폭기의 입력과 교차된 부분의 임계 레벨은 증폭기의 입력 레벨에 걸쳐 실제적으로 규칙적으로 분배되며, 감소 단계값과 증폭기의 출력과 교차된 부분의 히스테리시스는 상호 실제적으로 동일한 것을 특징으로 한다. d.c.감소를 발생시키기 위한 입력 진폭값은 그때 입력 범위내에서 굳일하게 분배된다.In another preferred embodiment, the threshold level of the portion intersected with the input of the amplifier is substantially regularly distributed over the input level of the amplifier, and the reduction step value and the hysteresis of the portion intersected with the output of the amplifier are substantially equal to each other. It is characterized by. d.c. The input amplitude values for generating the reduction are then firmly distributed within the input range.
본 발명의 제2목적을 집접 혼합 동기 AM 수신기의 입력 감도를 증가시키는 데 있다.It is a second object of the present invention to increase the input sensitivity of an integrated mixed synchronous AM receiver.
본 발명에 따르는 서두에 기술한 형태의 집접 혼합 동기 AM 수신기는 상기 기술한 바와같이, 증폭기가 푸프의 위상 제어 신호내의 기생 d.c.오프셋의 억압을 위해, 위상 검출기와 루프 필터사이에 배열된다는 것을 특징으로 한다.The integrated mixed synchronous AM receiver of the type described at the beginning of the present invention is characterized in that, as described above, an amplifier is arranged between the phase detector and the loop filter for suppressing the parasitic dc offset in the phase control signal of the pouf. do.
상기 측정을 사용한다면, 위상 제어 루프의 위상 제어 신호내의 바람직하지 않은 기생 d.c.오프셋의 억압을 위해, 위상 검출기와 루프 필터사이에 배열된다는 것을 특징으로 한다.If the measurement is used, it is characterized in that it is arranged between the phase detector and the loop filter for suppression of undesirable parasitic d.c. offsets in the phase control signal of the phase control loop.
상기 특정을 사용한다면, 위상 제어 루프의 위상 제어 신호 내의 바람직하지 않은 기생 d.c.오프셋은 방지되거나 적어도 크게 감소된다. 따라서, 루프의 전압 제어 발진기내에서 재발생된 국부 반송파와 RF수신 반송파간의 위상 에러는 발생되지 않거나 거의 발생되지 않으며, 매우 작은 수신 필드 세기에 있어서도 작게 발생되지 않으며, 매우 작은 수신 필드 세기에 있어서도 작게 발생된다. 그러므로, 상기 두 반소파 사이에서 얻어진 위상 동기는 또한 수신 동적 범위로써 억급되는, 큰 필드 세시 변화 범위내에서 AM-RF 수신 신호의 정확한 동기 검파를 보장한다.Using this specification, undesirable parasitic d.c.offsets in the phase control signal of the phase control loop are prevented or at least greatly reduced. Therefore, the phase error between the local carrier and the RF receiving carrier regenerated in the voltage controlled oscillator of the loop is hardly generated or hardly generated, and is not generated small even at a very small reception field strength, and is small even at a very small reception field strength. do. Therefore, the phase synchronization obtained between the two half-waves ensures accurate synchronization detection of the AM-RF received signal within a large field temporal change range, which is also suppressed as the reception dynamic range.
이하 첨부한 도면을 참조로 하여 더욱 상세하게 기술할 것이다.Hereinafter, with reference to the accompanying drawings will be described in more detail.
제1도는 입력 I와 출력 O 사이에 두 캐스 케이드 배열부및를 구비하는 본 발명에 따르는 증폭기를 도시한 것이다. 상기 부분은 증폭기의 선호 경로내에 합체되는 상호 대응 배열 증폭기단 A1및 B1과 증폭기단 A1및 B1의 출력에 접속되는 d.c.보상 회로 A2및 B2및, 입력이 증폭기단 A1및 B1의 입력에 대응하며, 출력이 d.c.보상 회로 A2및 B2에 각각 접속되는 임계 회로 A3및 B3를 포함한다.1 shows two cascade arrangements between input I and output O And It shows an amplifier according to the present invention having a. The portion comprises dc compensating circuits A 2 and B 2 , which are connected to the outputs of the corresponding arrangement amplifier stages A 1 and B 1 and amplifier stages A 1 and B 1 , which are incorporated in the amplifier's preferred path, and the inputs being amplifier stages A 1 and B Corresponding to the input of 1 , the output includes threshold circuits A 3 and B 3 connected to dc compensation circuits A 2 and B 2 , respectively.
각각의 두 임계 회로 A3및 B3는 예를 들어 각각 버퍼단 A5, B5을 통하여 d.c.보상회로 A2, B2에 두 레벨 제어 신호를 인가시키는 슈미트 트리거인 히스테리시스를 갖는 쌍안정 트리거 회로 A4, B4를 제공한다. 버퍼단 A5, B5은 트리거 회로 A4, B4의 크기설정을 보정 하므로써 제거될 수도 있다.Each of the two threshold circuits A 3 and B 3 are, for example, each buffer stage A 5, through B 5 dc compensation circuit A 2, the bistable trigger circuit A having a Schmitt trigger the hysteresis of applying a two level control signal to B 2 4 , B 4 is provided. The buffer stages A 5 and B 5 can also be removed by correcting the sizing of the trigger circuits A 4 and B 4 .
두 쌍안정 트리거 회로 A4및 B4각각의 히스테리시스 효과가 제2도에 도시되어 있으며, 관련 트리거 회로의 입력 신호 Vim을 갖는 신호는 예를 들어 제1임계 레벨 V1보다 더 작으며, 상기 회로는 안정 초기 또는 0상태에 있어, 이후 0신호로써 언급되는 주어진 저 상수값을 갖는 신호를 공급한다. Vim이 증가한다면, 단계적 전이가 vim 이 제2임계 레벨 v2를 초과할때, 상기 0 산태로부터 안정 활서 또는 1상태로 행해진다. 산기 안정 1상태에서, 관련 트리거 회로는 이후 1 신호로써 언급되는 일정한 높은 값을 갖는 신호를 공급한다. vim의 연속적인 또 다른 증가는 상태의 변화를 초래하지 않는다. vim 이 제1임계 레벨 V1이하로 감소된다면, 상기 활성 상태로 부터 초기 상태로부터 초기 상태로 복귀한다. 제1임계 레벨 V1이 제2임계 레벨 V2보다 더 낮기 때문에 히스테리스는 V1과 V2사이에서 얻어진다. 상기 히스테리시스는 Vim의 최대 발생 소망 진폭 변화 즉, 소망 신호 성분의 최대 진폭변화 보다 더 크게 되도록 선택된다.The hysteresis effect of each of the two bistable trigger circuits A 4 and B 4 is shown in FIG. 2, where the signal with the input signal Vim of the associated trigger circuit is for example smaller than the first threshold level V 1 , the circuit Supplies a signal with a given low constant value, which is in the stable initial or zero state, hereinafter referred to as the zero signal. If Vim is increased, then a stepwise transition is made from the above zero state to a stable form or 1 state when vim exceeds the second threshold level v2. In the diffuse stable 1 state, the associated trigger circuitry supplies a signal with a constant high value, which is then referred to as the 1 signal. Another subsequent increase in vim does not result in a change of state. If vim is reduced below the first threshold level V 1 , it returns from the active state to the initial state. Hysteresis is obtained between V 1 and V 2 because the first threshold level V 1 is lower than the second threshold level V 2 . The hysteresis is selected to be larger than the maximum generated desired amplitude change of Vim, that is, the maximum amplitude change of the desired signal component.
두 부분 A 및 B 각각에 있어서, 필요하다면 활성 상태에서의 1 신호는 트리거 회로에 접속된 버퍼단내의 적절한 일정 d.c. 또는 단계값으로 된다. 그러므로 버퍼 및 증폭기단에 접속된 관련부분의 d.c. 감소 단계값은 상기 출력 신호의 d.c.오프셋의 감소를 초래하는 마지막 언급된 증폭기단의 출력 신호로 부터 연속적으로 감산된다. 초기상태에 있어서의 0 신호의 발생은 d.c.오프셋은 만족스럽게 작다.For each of the two parts A and B, if necessary, one signal in the active state shall be applied to the appropriate constant in the buffer stage connected to the trigger circuit. Or a step value. Therefore, d.c. of the relevant part connected to the buffer and amplifier stages. The reduction step value is subsequently subtracted from the output signal of the last mentioned amplifier stage resulting in a reduction of d.c. offset of the output signal. The occurrence of the zero signal in the initial state is satisfactorily small in d.c. offset.
전체로서, 증폭기는 제3도에 이상적 형태로 도시된 톱니파형 출력 특성을 가지며, 임계 레벨의 값이라면, 부분및의 감소 단계 및 증폭 인수의 값은 적절하게 선택된다. 증폭기는 0부터 Vei인 입력 범위내에서 증폭기에 인가된 입력 신호 Vi 의 증가에 따라 00, 01, 10 및 11로 표시될 수 있는 4 안정 상태로 변환된다. 각 워드 내의 두 버퍼는 각 트리거 회로 A 및 B의 상태 (0 또는 1 상태)를 나타낸다.As a whole, the amplifier has a sawtooth output characteristic, which is shown in an ideal form in FIG. And The reduction step and the value of the amplification factor are appropriately selected. The amplifier transitions to four stable states, which can be represented as 00, 01, 10 and 11, with an increase in the input signal Vi applied to the amplifier within the input range of 0 to Vei. Two buffers in each word represent the state (0 or 1 state) of each trigger circuit A and B.
증폭기의 입력 신호 Vi는 공지되지 않은 평균 신호 레벨에 따라 앞서 공지에 주어진 최대 진폭V를 갖는 소망 신호 성분 Vs의 중첩으로써 고려되어질 수 있다.는 주로 바람직하지 않은 d.c.오프셋에 의해 기인하며, 증폭기의 출력 신호 Vu내에 바람직하지 않은 d.c.오프셋를 초래하고, 상기 오프셋은 0 또는 적어도 수락가능한 작은 값에서 유지되거나 행해진다. Vs의 선형 증폭으로 인하여 각각의 출력 특성의 톱니파의 유용한 슬로프에 대응하는 입력 전압 영억은 소망신호 성분 Vs의 결과로써, 입력 신호 Vi내에서 기대 되어질 최대 진폭 변화보다 더 커질 것이다. 즉, 2V보다 더 클것이다.Input signal V i of the amplifier is unknown average signal level According to the maximum amplitude given in the previous notice It can be considered as the superposition of the desired signal component Vs with V. Is mainly due to undesirable dc offset, which is undesirable dc offset within the output signal V u of the amplifier. And the offset is maintained or done at zero or at least an acceptable small value. Due to the linear amplification of the input voltage Vs youngeok corresponding to the useful slopes of the sawtooth wave of the output characteristic of each was as a result of the desired signal component Vs, it will be larger than the maximum amplitude variation to be expected in the input signal V i. That is, greater than 2V.
가 0 이거나 실제적으로 0 이고가 만족스럽게 작다면, 증폭기는 d.c.감소가 발생되지 않는 상태 00에 있다. 그 때, 증폭기는 사역을 갖지 않으며, 바꾸어 말하면 사역은 0 이 된다.의 제1증가의 경우에 있어서, 예를들어, 기생 효과나 입력 신호 Vi의 감소 신호대 잡음비의 결과로서, Vu는 Vi가 사전 선택된 입력 임계 레벨 V21에 이를때 까지 증가한다.=V21-V에 이르는 순간에 만족스러운 출력 d.c.오프셋 Vum을 초래한다. Vi가의 증가의 결과로써 증가한다면, V21은 초과하며, 증폭기는 상태 00으로 부터 상태 01 로 변화한다. 상기 상태 01에서,는 사전 선택된 값 SB의 부분 B의 감소 단계에 의해 감소된다. 상기 증폭기에서 입력 신호 Vi용 증폭기의 사역은 감소 단계의 크기 또는 값 즉, 주어진 예에서 이후 기술되어질 입력 임계 레벨 V11에 대응하는 입력 신호 진폭과 동일하다. 본 경우에 있어서, 입력 임계 레벨 V21은 입력 I에 전위된 쌍안정 트리거 회로 B4의 임계 레벨 V2즉, 증폭기단 A1의 증폭 인수로 분할된 마지막 언급된 쌍안정 트리거 회로 B4의 제2임계 레벨과 동일하다. Is 0 or is actually 0 Is satisfactorily small, the amplifier is in
의 증가의 결과로써 Vi의 또 다른 증가는 입력 임께 레벨 V22가 초과되고, 부분 A의 d.c.감소 단계 SA 가 그것의 제1임계 전압 V1이하가 되도록 부분 B 의 입력 전압을 감소시킬 만금 충분히 크게 선택될 때, 상태 01로 부터 상태 01으로 변화한다. 그때 0 으로 부터 1로의 쌍안정 트리거 회로 A4의 상태변화는 동시에 1로 부터 0으로 쌍안정 트리거 회로 B4의 단의 변화를 발생한다. 입력 임계 레벨 V22는 쌍안정 트리거 회로 A4의 제2임계 레벨 V2에 대응한다. 출력 신호 Vu의 d.c.오프셋 감소는 출력 0에 전위된 부분 A의 d.c.감소단계 SA의 값 즉, 증폭기단 B1의 진폭 인수로 증배된 SA의 값에 의해 상태 10 으로 결정된다. 주어진 경우에 대하여, 증폭기의 사역은 상기 상태에서, 0으로 부터 이후에 기술 되어질 입력 임계 레벨 V12까지의 입력 전압 범위와 동일하다. Another increase in V i as a result of the increase of is enough to reduce the input voltage of part B such that the input threshold level V 22 is exceeded and the dc reduction step SA of part A is below its first threshold voltage V 1. When selected large, it changes from
마지막으로, 상태 11은 입력 임계 레벨 V23을 초과하는 Vi의 또 다른 증가의 경우에 얻어진다. 그때 Vu의 이중 d.c.오프셋 감소가 결과되며, 그것은 출력 0에 전위된 부분및의 앞서 언급된 d.c.감소 단계의 합과 동일하다. 상기 상태에서 증폭기의 사역은 0으로부터 이후 기술되어질 입력 임계 레벨 V13까지의 입력 범위와 동일하다. 입력 임계 레벨 V23는 입력 I에 전위된 쌍안정 트리거 회로 A4및 B4의 제2임계 레벨 V2뿐만아니라, 증폭기단 A1의 증폭 계수 및 SA의 값에 의해 결정된다.Finally,
예를 들어,의 감소의 결과로서, 입력 신호가 연속적으로 감소한다면, 상기 4 안정 상태는 역 시퀀스로 전환되며, 주어진 상황에서 상태의 변화는 각 입력 임계 레벨 V13, V12및V11에서 행해진다. 임계 레벨 V23, V22및 V21에 대하여, 레벨 V13, V12및 V11은 적어도 2V 감소된 전압차를 갖도록 선택된다. 입력 임계 레벨 V13, V12및 V11은 두 부분 A 및 B 의 제1임계 레벨 V1과 부분 A의 d.c.감소 단계의 증폭 인수 및 값에 의해 입력 임계 레벨 V23, V22및 V21에 따라 결정된다. 부가하여, 증폭기의 동작점은 주어진 경우에서 출력 신호 Vu가 감소 입력 신호 Vi가 상기 레벨 이하로 될때, 0이 되도록 선택된다. 상기 입력 임계 레벨 V11, V21, V12, V22, V13및 V23에서 발생하는 입력 신호 레벨은 제3도에서 각각로 표시된다.E.g, As a result of the reduction of, if the input signal decreases continuously, the four stable states are switched in reverse sequence, and in a given situation a change of state is made at each input threshold level V 13 , V 12 and V 11 . For threshold levels V 23 , V 22 and V 21 , levels V 13 , V 12 and V 11 are at least 2 V is selected to have a reduced voltage difference. Input threshold levels V 13 , V 12, and V 11 are applied to input threshold levels V 23 , V 22, and V 21 by the amplification factor and value of the first critical level V 1 of the two parts A and B and the dc reduction step of the part A. Is determined accordingly. In addition, the operating point of the amplifier is selected such that in a given case the output signal V u becomes zero when the decreasing input signal Vi is below this level. The input signal levels occurring at the input threshold levels V 11 , V 21 , V 12 , V 22 , V 13 and V 23 are respectively shown in FIG. 3. Is displayed.
히스테리시스 현상은 V11과 V21, V12와 V22, V13와 V33간의 입력 전압 영역에서 발생한다. 즉, 소위 히스테리시스 범위내에 위치한 진폭을 갖는 입력 신호 Vi의 증폭은 각각 상태 00또는 01, 01 또는 10 및 01 또는 11 에서 발생할 수 있다. 상기 선택에 따라, 소망 신호 성분 Vs에 의해 초래된 상태의 각각의 상기 히스테리시스 범위 변화는 상기 소망의 범위 변화는 상기 소망의 신호 성분 Vs 이 d.c.오프셋가 변화하지 않을때, 변화하지 않는 증폭기의 안정 상태에서 선형적으로 증폭되도록 방지한다.Hysteresis occurs in the input voltage range between V 11 and V 21 , V 12 and V 22 , and V 13 and V 33 . That is, the so-called amplification of the input signal V i having an amplitude located in the hysteresis ranges can take place at each
설명을 위해, 기준은 각각 d.c.오프셋 레벨및 V2i를 갖는 입력 신호 V1i및 V2i의 시간 의존 변화와 소망 신호 성분 Vs 의 결과로서의 최대 진폭 변화 2V를 나타내는 제3도의 곡선 1 및 2로 행해진다.For illustration purposes, the reference is dc offset level respectively. And a maximum amplitude variation as a result of input signals V 1i and V 2i with the time-dependent variation of the desired signal component Vs having a
V1i는 전체적으로 V13와 V23사이의 히스테리시스 범위내에 위치하여, V1i가 주어진 레벨에 도달되는 방향에 의존하여 증폭기의 상태 10 이나 11 에서 증폭될 수 있도록 한다. V1i가의 감소에 기인한 상기 히스테리시스 영역에 도달한다면, 증폭은 상태 11 에서 행해지며,의 증가에 기인하여 발생된다면, 증폭은 상태 10 에서 행해진다. 제3도에서, 후자의 상황은 개시점으로써 행해지며,는 소망 신호 성분 VS1u와 바람직하지 않은 d.c.오프셋를 갖는 출력 신호 V1u를 초래한다. V1u의 시산 의존 변화는 곡선 1'로 도시되어 있다. 이전에 기술한 바와같이 상태 10 에서 행해지는 부분 A에서의 d.c.오프셋 감소나 V12의 값을 갖는 사역에 기인하여, 소망 신호 성분과 입력 신호 V1i의 바람직하지 않은 d.c.오프셋 (VS1i/) 간의 비율은 출력 신호 V1u의 비율 (VS1i/) 보다 훨씬 더 작으며, 반면에의 값은의 상기 최대 허용 발생 레벨보다 더 작다. 상테 11에서 동일 입력 신호 V1i의 증폭(도시되지 않음)의 경우에 있어서, d.c.오프셋 감소는 부분및 부분에서 행해져, 상기 상태 11 에서 비율(VS1u/)이 상태 01에서 보다 더 커지도록 한다. 그때 사역은 0으로부터 V13까지 연장한다.V 1i is entirely within the hysteresis range between V 13 and V 23 , allowing V 1i to be amplified in
입력신호 V2i는 순간적으로 입력 임계 레벨 V23을 통과하여, 이중 d.c.오프셋 감소가 행해지며, 사역이 후자의 경우에서와 마찬가지로 0내지 V13으로 연장하는 상태 11에서 증폭된다. 출력 신호 V2u는 곡선 2'로 표시되어 있으며, 소망 신호 성분과 입력 신호 V2i의 비율(VS2i/ V2i)보다 상당히 더 큰 VS2u/의 바람직하지 않은 d.c.오프셋간의 비율을 나타내며, 반면는 상기 수락가능한 레벨보다 훨씬 아래에 있다.이하로 될 것이며, V2i는 d.c.레벨감소가 부분 A에서만 행해지고 사역이 0내지 V12까지 연장하는 상태10에 인가된다. 비율보다 더 큰 상태를 유지하며, 반면에보다 더 작다.The input signal V 2i instantaneously passes through the input threshold level V 23 , where a double dc offset reduction is performed and amplified in the
제1도의 증폭기의 실제적 실시에는 양 및 음 d.c.오프셋이 감소될 수 있도록 형형을 유지한다. 제4도는 그러한 평형 증폭기의 부분를 도시한 것이다. 부분는 부분와 동일한 회로 배열로 구성되었으므로 생략하였다. 증폭기의 동작점은 출력 특성이 그의 형태가 제3도에 대응하지만 좌표의 Vi/ Vu시스템의 원점이 1/2 Vei와 1/2 Veu에 걸쳐 이동하여 얻어지도록 선택된다.In practical implementation of the amplifier of FIG. 1, the shape remains so that the positive and negative dc offsets can be reduced. 4 shows part of such a balanced amplifier It is shown. part Part Since the circuit arrangement is the same as, it is omitted. The operating point of the amplifier is chosen such that the output characteristic is obtained by moving the origin of the V i / V u system of coordinates across 1/2 V ei and 1/2 V eu , although its shape corresponds to FIG. 3.
제4도에 도시된 부분 A는 제1도의 증폭기의 입력 I에 대응하는 평형 신호 입력 IA와, 부분 B의 평형 입력(도시되지 않음)에 접속되는 평형 신호 출력 OA를 갖는다.The portion A shown in FIG. 4 has a balanced signal input I A corresponding to the input I of the amplifier of FIG. 1 and a balanced signal output O A connected to the balanced input (not shown) of the portion B. FIG.
신호 입력 IA는 한 단부가 선형 전압 변환기 T1-T4·R1R2·I1을 통하여 플립플롭 T5·T6·R3·R4·I1에 의해 구성되는 쌍안정 트리거 회로 A4에 접속되며, 다른 단부는 증폭기 회로 T11-T14·R7-R10·I5에 의해 구성되는 선형 증폭기단 A1에 접속된다. 전압 전류 변환기는 베이스가 신호 입력 IA에 접속되고, 콜렉터가 변환기의 평형 출력을 구성하며, 에미터가 입력 전압으로 부터 출력 전류로의 변환을 선형화시키기 위한 선형화 회로에 접속되는 트랜지스터쌍 T1T2를 갖는다. 상기 선형화 회로는 콜렉터-에미터 경로와 직렬로 배열되는 트랜지스터 쌍 T3T4를 갖는다. T3및 T4의 콜렉터는 반대 에이스에 교차 접속되며, 반면, 에미터는 상호 동일한 에미터 저항기 R1과 R2및 공통 에미터 전류원 I1을 통하여 접지에 접속된다. 트랜지스터 쌍 T1T2의 두 트랜지스터 T1및 T2각각에 대하여, 선형화 회로는 베이스 전압이 증가함에 따라 콜렉터 전류의 감소를 행한다. 즉, T1의 베이스 전압이 T2의 베이스 전압에 대하여 양 전압차를 가질 때, T1의 콜렉터 전류는 T2의 콜렉터 전류보다 작으며, 역 또한 같다.The signal input I A is a bistable trigger circuit whose one end is configured by flip-flops T 5 T 6 R 3 R 4 I 1 via a linear voltage converter T 1 -T 4 · R 1 R 2 · I 1 . is connected to a 4, the other end is connected to a linear amplifier stage a 1 is configured by an amplifier circuit T 11 -T 14 · R 7 -R 10 · I 5. The voltage current converter has a pair of transistors T 1 T whose base is connected to the signal input I A , the collector constitutes the balanced output of the converter, and the emitter is connected to a linearization circuit for linearizing the conversion from the input voltage to the output current. Has 2 . The linearization circuit has a transistor pair T 3 T 4 arranged in series with the collector-emitter path. The collectors of T 3 and T 4 are cross-connected to the opposite aces, while the emitter is connected to ground through the same emitter resistors R 1 and R 2 and the common emitter current source I 1 . With respect to the two transistor pairs of the transistors T 1 and T 2 each T 1 T 2, linearization circuit performs the reduction of the collector current as the base voltage is increased. That is, when the base voltage of T 1 have a positive voltage difference with respect to the base voltage of T 2, the collector current of T 1 is smaller than the collector current of T 2, the station also shown.
쌍안정 트리거 회로 A4는 상호 접속된 에미터가 공통 에미터 전류원 I2를 통하여 접지에 접속되고 콜렉터가 반대 베이스에 교차 접속되는 에미터 접속 트랜지스터 쌍 T5T6를 갖는다. 상기 콜렉터들은 트랜지스터 쌍 T1T2의 콜렉터에 접속 되며, 각각 상호 동일한 공통 콜렉터 저항기 R3·R4를 통하여 공급 전압에 접속된다. A4의 히스테리시스는 에미터 전류원 I2 와 저항기 R3·R4를 통하는 전류에 의해 조정될 수 있다. 평형 설계에 따라, 히스테리시스를 경계짓는 임계 레벨은 기준 전압에 대하여 실제적으로 대칭적으로 위치된다. 예를 들어이다.The bistable trigger circuit A 4 has an emitter connection transistor pair T 5 T 6 with the interconnected emitter connected to ground via a common emitter current source I 2 and the collector cross connected to the opposite base. The collectors are connected to the supply voltage through the transistor pair T 1 is connected to the collector of T 2, respectively, mutually equal common collector resistors R 3 R 4 ·. The hysteresis of A4 can be adjusted by the current through emitter current source I2 and resistors R3 · R4. According to the equilibrium design, the threshold level that borders hysteresis is located substantially symmetrically with respect to the reference voltage. E.g to be.
트리거 회로 A4는 접지에 각각 접속되는 공통 에미터 전류원 I3및 I4를 갖는 캐스케이드 배열 제1 및 제2에미터 접속 트랜지스터 쌍 T7T8및 T9T10를 구비하는 버퍼단 A5에 연결된다. T7·T8의 베이스는 T5·T6의 콜렉터에 접속되고, 반면 콜렉터 한 단부가 상호 동일 콜렉터 저항기 R5및 R6를 통하여 공급 전압에 접속되며, 다른 단부는 T9·T10의 베이스에 접속된다. 버퍼단 A5는 트리거 회로 A4의 상태 전이의 단부 경사도를 증가시킨다. 단계값은 트랜지스터 T9및 T10를 통하여 전류와, 콜렉터 저항기 R8및 R7의 값에 의해 결정된다.Trigger circuit A 4 is connected to buffer stage A 5 with cascaded array first and second emitter connection transistor pairs T 7 T 8 and T 9 T 10 with common emitter current sources I 3 and I 4 connected to ground, respectively. do. The base of T 7 T 8 is connected to the collector of T 5 T 6 , while one end of the collector is connected to the supply voltage via the same collector resistors R 5 and R 6 , the other end of T 9 T 10 . Is connected to the base. Buffer stage A 5 increases the end slope of the state transition of trigger circuit A 4 . The step value is determined by the current through transistors T 9 and T 10 and the values of collector resistors R 8 and R 7 .
상기 선형 전압 전류 변환기(T1-T4·R1·R2·I1)의 것과 유사한 배열에 있어서, 증폭기단 A1은 트랜지스터 쌍 T11·T12및 T13·T14·에미터 저항기 R9·R10및 에미터 전류원 I5를 갖는다. T11·T12의 베이스 신호 입력 IA에 접속되고, 콜렉터는 각각 버퍼단 A5의 T10·T9의 콜렉터에 상호 접속되며, 공통 콜렉터 저항기 R7·R8을 통하여 공급 전압에 접속된다. 전술한 d.c.보상 회로 A2는 이러한 상호 접속으로 구성된다. 상기 마지막 언급한 콜렉터는 또한 부분의 출력 OA에 접속되며, 마찬가지로 부분(도시되지 않음)의 입력에 접속된다.In an arrangement similar to that of the linear voltage current converters T 1 -T 4 · R 1 · R 2 · I 1 , the amplifier stage A 1 is a transistor pair T 11 T 12 and T 13 T 14 emitter resistor R 9 .R 10 and emitter current source I 5 . It is connected to the base signal input I A of T 11 T 12 , and the collectors are interconnected to the collectors of T 10 T 9 of the buffer stage A 5 , respectively, and are connected to the supply voltage via the common collector resistors R 7 R 8 . The above-described dc compensation circuit A 2 is constituted by such an interconnect. The last mentioned collector is also part Is connected to the output O A and similarly Is connected to an input (not shown).
본 발명의 실제적 예에 있어서, 증폭기단 A1은 그것의 증폭 인수가 2이며, 에미터 전류원 I5의 전류가 트랜지스터 쌍 T9·T10의 에미터 전류원 I4의 전류보다 4배 크게되는 방법으로 분배된다. T11및 T12의 콜렉터에서의 출력 신호의 d.c.오프셋은 입력 신호 Vi의 d.c.이동뿐만 아니라, 트랜지스터 T10및T9를 통하는 전류에 의존한다. 쌍안정 트리거 회로 A4는 예를 들어 T5가 전도하고 T6가 전도하지 않을 때의 0 상태인 한 안정 상태에 있으며, T5가 전도하지 않고 T6가 전도될 때 다른 안정(1) 상태에 있게 된다. 0 상태에 있어서, T7은 비전도될 것이며, T8은 T9가 전도하고 T10이 전도되지 않도록 전도될 것이다. T9을 통하는 전류는 R8를 통하여 증폭기단 A1의 출력 신호의 주어진 d.c.레벨이동을 발생하여, 출력 신호의 d.c.오프셋이 상기 상태에서 증폭되는 입력 신호 Vi에 대한 허용 최대치 아래에서 유지되게 한다. 즉, T1의 콜렉터 전류에서의 입력 신호는 T2의 그것보다 더 크다. 입력 IA에서의 입력 신호 Vi가 상기 0 상태로부터 증가한다면, 즉, T1의 베이스 전압이 T2의 베이스 전압에 대하여 증가한다면, T5의 베이스 전압에 대한 T6의 베이스 전압은 양의 값(이전에 제2로써 언급된)을 초과하는 경우, 0 상태가 1 상태로 전환시키는 방법으로 입력 임계 레벨을 증가시킬 것이다. 버퍼단 A5에서의 전환 또는 전이 단부가 더 경사를 이룬 후, 상기 전환 T9·T12및 T10·T11의 공통 콜렉터에서 단계형 d.c.오프셋 감소를 초래한다. 왜냐하면, R7을 통하는 전류가 T10의 콜렉터 전류를 갖는 단계형을 증가시키며, R8을 통하는 전류가 동일 단계 크기의 전류 즉, 에미터 전류원 I4의 전류에 의해 감소되기 때문이다. 입력 신호 Vi가 상기 1단계로부터 감소한다면, 본래의 0 상태로의 복귀는 음(이전에 제2로써 언급된) 입력 임계 레벨 이하로 감소될 때 까지 결과되지 않는다.In a practical example of the invention, the amplifier stage A 1 has its amplification factor of 2 and the current of the emitter current source I 5 is four times larger than the current of the emitter current source I 4 of the transistor pair T 9 · T 10 . To be distributed. Output signal from collector of T 11 and T 12 And the dc offset is dependent on the electric current as well as the movement of the dc input signal V i, through the transistor T 10 and T 9. The bistable trigger circuit A 4 is in a stable state, for example, as long as T 5 is inverted and T 6 is not inverted, and another stable (1) state when T 5 is not inverted and T 6 is inverted. Will be on. In the state 0, T 7 will be non-conductive, T 8 will be conducting so that T 9 is conducted, and T 10 is not falling. The current through T 9 generates a given dc level shift of the output signal of amplifier stage A 1 via R 8 such that the dc offset of the output signal is maintained below the permissible maximum for the input signal V i amplified in this state. . That is, the input signal at the collector current of T 1 is greater than that of T 2 . If the input signal V i at the input I A increases from the zero state, i.e., if the base voltage of T 1 increases with respect to the base voltage of T 2, the base voltage of T 6 with respect to the base voltage of T 5 is a positive If the value is exceeded (previously referred to as the second), the input threshold level will be increased by transitioning the zero state to the one state. After the transition or transition end at buffer stage A 5 is more inclined, it results in a stepped dc offset reduction at the common collector of the transitions T 9 T 12 and T 10 T 11 . This is because the current through R 7 increases the stepped shape with the collector current of T10, and the current through R 8 is reduced by a current of the same step magnitude, that is, the current of emitter current source I 4 . If the input signal V i decreases from the first step, returning to the original zero state does not result until it decreases below the negative (previously referred to as second) input threshold level.
회로 배열에 대응하는 부분와 함께 부분의 캐스케이드 배열에 있어서, 2의 주어진 증폭 인수에서, 부분의 히스테리시스보다 두배 크게 부분의 트리거 회로의 히스테리시스를 선택하는 것은 즉, 상호 동일하게 되어질 증폭기의 입력 I에 전위된 두 부분 A 및 B의 히스테리시스를 선택하는 것은 장점이다. 그에 의해 균일한 감소가 입력 신호 범위 내에서 얻어진다.Part corresponding to the circuit arrangement Part with Cascade array of, at a given amplification factor of 2, Twice as large as the hysteresis of It is an advantage to select the hysteresis of the trigger circuit, i.e., to select the hysteresis of the two parts A and B which are potentials at the input I of the amplifier to be equal to each other. Thereby a uniform reduction is obtained within the input signal range.
적절한 동작점의 경우에 있어서, 제4도의 회로 장치는 또한 제3도에 도시된 바와 같은 출력 특성을 가질 수도 있으며, 본 발명의 이용은 두 부분의 사용에 제한되지 않는 것은 명백하다. 그러므로, 3캐스케이드 배열부를 갖는 본 발명에 따르는 증폭기는 적절하게 분배한다면, 사역의 더 정확한 조정 또는 바람직하지 않은 d.c.오프셋의 더 정확한 감소의 가능성을 제공하는 8안정 상태를 가정할 수 있을 것이다. 원칙적으로, 한 부분만을 갖는 본 발명의 사상의 실현은 (단일) d.c.감소가 이미 거기에서 이미 결과될 수 있으므로 가능하다.In the case of a suitable operating point, the circuit arrangement of FIG. 4 may also have an output characteristic as shown in FIG. 3, and it is apparent that the use of the present invention is not limited to the use of two parts. Therefore, an amplifier according to the present invention having a three-cascade arrangement may, if properly distributed, assume an eight-stable state that provides the possibility of more accurate adjustment of the ministry or more accurate reduction of undesirable d.c.offsets. In principle, the realization of the idea of the present invention having only one part is possible since a (single) d.c. reduction can already be already resulted there.
또한, 제3도에 도시된 바와 같은 출력 특성이 4부분의 병렬 장치(도시되지 않음) 즉 각각의 상태 00, 01, 10 및 11에 대하여 하나로 실현될 수 있다. 이전에 기술된 바와같은 n부분을 갖는 본 발명에 따르는 증폭기가 더 즉, 비교가능한 감소에 대한 2n부분을 필요로 할지라도, 출력 특성은 더 정확하고 더욱 용이하게 행해질 수 있다. 그때, 그러한 증폭기의 입력에 전위된 임계 레벨은 구별이 분명한 부분의 쌍안정 트리거 회로의 제1 및 제2임계 레벨에 대응하며, 상기 부분의 히스테리시스 범위가 증폭기의 입력 범위에 걸쳐 상호 비중첩 위치로 분배되어지도록 일반적으로 양호하게 선택되어져야 하며, 반면 감소 단계의 값은 소망 출력 특성에 따라 적절하게 선택될 수 있다.In addition, the output characteristic as shown in FIG. 3 can be realized as one for four parallel units (not shown), namely states 00, 01, 10 and 11, respectively. Although the amplifier according to the invention having n parts as described previously requires more, i.e., 2 n parts for comparable reduction, the output characteristics can be done more accurately and more easily. The threshold level potential at the input of such an amplifier then corresponds to the first and second threshold levels of the bistable trigger circuit of the distinctive portion, with the hysteresis range of the portion to a mutually non-overlapping position over the input range of the amplifier. It should generally be well chosen to be distributed, while the value of the reduction step may be appropriately selected depending on the desired output characteristics.
본 발명에 익숙한 자에 의해, 예를 들어, 제5도에 도시된 바와 같이, 균형화의 선택후 증폭기단 이전에 하나 또는 그 이상의 부분 내에 신호 방향을 d.c.보상회로를 배열하고, 제6도에 도시된 바와 같이, 임계 회로 이전에 신호 방향으로 증폭기단을 배열시킴으로써 상이한 형태로 변경하는 것은 가능하다. 증폭기단의 실현, d.c.보상회로, 쌍안정 트리거 회로 및 버퍼단이 도시된 것과 다르게 교대로 가능하다.By those familiar with the present invention, for example, as shown in FIG. 5, a dc compensation circuit is arranged in one or more parts of the signal direction before the amplifier stage after selection of balancing, and shown in FIG. As can be seen, it is possible to change to a different form by arranging the amplifier stages in the signal direction before the threshold circuit. The realization of the amplifier stage, the d.c. compensation circuit, the bistable trigger circuit and the buffer stage are alternately possible as shown.
제7도는 직접 혼합 동기 AM 수신기의 위상 고정 루프 내에 3개의 상호 동일한 부분·및를 갖는 본 발명에 따르는 평형 증폭기의 사용을 도시한 것이다. 상기 수신기는 RF-AM 수신 신호가 한편에 인가되고, RF 수신 반송파와 동상인 국부 혼합 반송파와 다른 편에 인가되도록 하는 동기 검파기 PI를 포함한다. 소망 AM 변조 신호는 저역통과 필터 LPI를 통하여 동기 검파기 PI의 출력에서 얻어진 혼합 결과로 부터 선택된다.7 shows three mutually identical parts within a phase locked loop of a direct mixed synchronous AM receiver. And It shows the use of a balanced amplifier according to the invention with The receiver includes a synchronous detector PI that allows an RF-AM received signal to be applied on one side and a local mixed carrier on the other side in phase with the RF received carrier. The desired AM modulated signal is selected from the mixing result obtained at the output of the synchronous detector PI through the lowpass filter LPI.
국부 혼합 반송파는 본 발명에 따르는 증폭기의 부분 A·B 및 C 의 루프 배열 내에 연속적으로 결합된 위상 검출기 PQ·루트 필터 LPQ 및 동상이며 직각 발진 신호를 공급하는 전압 제어 발진기 VCO를 구비하는 이전에 언급된 위상 고정 루프 내에서 발생된다. FCO의 직각 발진기 신호와 RF-AM 수신 신호는 위상 검출기 PQ에 인가된다. 위상 검출기 PQ는 상기 직각 관계로부터 이탈하는 두 신호간의 위상차와 진폭으로 적절하게 변화하며, 두 신호간의 정확한 위상 직각 관계에서 0인 신호를 공급한다.Local mixed carriers are mentioned previously with a phase detector PQ root filter LPQ continuously coupled in the loop arrangement of the parts A, B and C of the amplifier according to the invention and a voltage controlled oscillator VCO in phase and supplying a quadrature oscillation signal. Occurs within a phase locked loop. The quadrature oscillator signal and the RF-AM received signal of the FCO are applied to the phase detector PQ. The phase detector PQ changes appropriately in phase difference and amplitude between two signals that deviate from the rectangular relationship, and supplies a zero signal in the exact phase rectangular relationship between the two signals.
상기 위상차 신호는 증폭기·및에서의 증폭 및 루프 필터 LPQ 에서의 선택후 위상 제어 신호로써 전압 제어 발진기 VCO에 인가된다. 충분히 큰 루프 이득의 경우, 직각 발진 신호는 90°의 위상차에 걸쳐 RF 수신 반송파를 정확하게 뒤따라, 동상 발진 신호가 후자 반송파와 동상 또는 역상으로 되고, 정확한 동기 검파가 동기 검파기 PI내에서 결과되도록 한다.The phase difference signal is an amplifier · And After the amplification and loop filter LPQ selection in the phase control signal is applied to the voltage controlled oscillator VCO. For sufficiently large loop gains, the quadrature oscillation signal follows the RF receive carrier precisely over a 90 ° phase difference, causing the in-phase oscillation signal to be in phase or inverse with the latter carrier, ensuring that accurate synchronous detection results in the synchronous detector PI.
실제로 발생하는 바람직하지 않은 d.c.오프셋에 기인하여, 소망의 위상차에 관련하여 정보 성분은 작은 수신 필드 세기의 경우 특히 크며, 후자의 위상 제어 신호는 방해받게 된다. 이것은 RV 수신 반송파와, 예를 들어, 수신 필드 세기, 온도 또는 상기 d.c.오프셋의 다른 원인에 따라 변화하는 국부 동상 발진기 신호 간에 위상 비동기성을 초래하여, RF 수신 신호의 검파의 혼란을 초래한다.Due to the undesirable d.c. offset actually occurring, the information component is particularly large in the case of small received field strengths with respect to the desired phase difference, and the latter phase control signal is disturbed. This results in phase asynchronousity between the RV receiving carrier and the local in phase oscillator signal that varies with, for example, the received field strength, temperature, or other cause of the d.c. offset, resulting in confusion in the detection of the RF received signal.
위상 검출기 PD의 출력에서 증폭기 A·B 및 C 는 이전에 기술한 방법으로, 위상 제어 신호의 위상차 정보 성분에 대하여 바람직하지 않은 d.c.오프셋을 감소시켜, 정확한 위상 동기가 얻어지게 한다. 실제로, 증폭기 내의 3부분의 사용은 위상 제어 신호의 충분하고 정확한 d.c.감소를 행하게 하여, 종래의 초민감 수신기와 비교가능한 큰 필드 세기 변화 범위나 입력 동적 범위내의 간섭없이 신호를 검파할 수 있게 한다.The amplifiers A, B and C at the output of the phase detector PD, in the previously described manner, reduce undesirable d.c.offsets to the phase difference information component of the phase control signal, so that accurate phase synchronization is obtained. In practice, the use of three parts in the amplifier allows for sufficient and accurate d.c. reduction of the phase control signal, allowing detection of the signal without interference within the input dynamic range or large field strength variation ranges comparable to conventional supersensitive receivers.
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