KR960003963B1 - Driving integration circuit for lcd - Google Patents
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Abstract
내용 없음.No content.
Description
제 1 도는 본 발명의 제 1 실시예에 관한 액정 표시 구동용 집적 회로를 도시한 블럭도.1 is a block diagram showing an integrated circuit for driving a liquid crystal display according to a first embodiment of the present invention.
제 2 도는 제 1 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 도시한 회로도.FIG. 2 is a circuit diagram showing one sampling circuit of the sampling circuit group of FIG.
제 3 도는 제 1 도의 샘플링 회로군의 동작예를 도시한 파형도.3 is a waveform diagram showing an example of operation of the sampling circuit group of FIG.
제 4 도는 제 2 도중의 샘플 홀드 회로의 입력 전압 범위를 설명하기 위해 도시한 입출력 특성도.4 is an input / output characteristic diagram for explaining the input voltage range of the sample hold circuit during the second step.
제 5 도는 제 2 도중의 전압 팔로워 회로의 동작 전압 범위를 설명하기 위해 도시한 입출력 특성도.5 is an input / output characteristic diagram for explaining the operating voltage range of the voltage follower circuit during the second stage.
제 6 도는 제 2 도의 샘플링 회로의 입력 전압 범위 및 동작 전압 범위를 설명하기 위해 도시한 입출력 특성도.6 is an input / output characteristic diagram for explaining an input voltage range and an operating voltage range of the sampling circuit of FIG.
제 7 도는 제 1 도의 샘플링 회로군의 변형예를 도시한 블럭도.7 is a block diagram showing a modification of the sampling circuit group of FIG.
제 8 도는 제 7 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 한예를 도시한 회로도.FIG. 8 is a circuit diagram showing an example in which one sampling circuit of the sampling circuit group of FIG. 7 is taken out. FIG.
제 9 도는 제 7 도의 샘플링 회로군의 동작예를 도시한 파형도.9 is a waveform diagram showing an operation example of the sampling circuit group of FIG.
제 10 도는 제 7 도중의 샘플링 회로군을 갖는 액정 표시 구동용 집적 회로의 한 사용예를 도시한 평면도.FIG. 10 is a plan view showing an example of use of an integrated circuit for driving a liquid crystal display having a sampling circuit group in the middle of FIG.
제 11 도는 본 발명의 제 2 실시예에 관한 액정 표시 구동용 집적 회로를 도시한 블럭도.Fig. 11 is a block diagram showing an integrated circuit for driving a liquid crystal display according to a second embodiment of the present invention.
제 12 도는 제 11 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 도시한 회로도.FIG. 12 is a circuit diagram showing one sampling circuit of the sampling circuit group of FIG.
제 13 도는 제 11 도의 샘플링 회로군의 동작예를 도시한 파형도.13 is a waveform diagram showing an operation example of the sampling circuit group of FIG.
제 14 도는 제 11 도의 샘플링 회로군의 변형예를 도시한 블럭도.14 is a block diagram showing a modification of the sampling circuit group of FIG.
제 15 도는 제 14 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 한예를 도시한 회로도.FIG. 15 is a circuit diagram showing an example in which one sampling circuit of the sampling circuit group of FIG. 14 is taken out. FIG.
제 16 도는 종래의 액정 표시 구동용 집적 회로의 한예를 도시한 블럭도.16 is a block diagram showing an example of a conventional liquid crystal display driving integrated circuit.
제 17 도는 제 16 도중의 샘플링 회로의 한예를 도시한 회로도.17 is a circuit diagram showing an example of a sampling circuit during the sixteenth embodiment.
제 18 도는 제 16 도중의 샘플링 회로의 동작예 도시한 파형도.18 is a waveform diagram showing an operation example of a sampling circuit during the sixteenth embodiment.
제 19 도는 제 16 도중의 샘플링 회로의 다른예를 도시한 회로도.19 is a circuit diagram showing another example of the sampling circuit during the sixteenth embodiment.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1a…, 1b… : 액정 표시 구동용 집적 회로 2 : 액정 표시 패널1a... , 1b... : Integrated Circuit for Driving Liquid Crystal Display 2: Liquid Crystal Display Panel
3 : 액정 표시부 4a…, 4b … : 배선군3: liquid crystal display 4a... , 4b... : Wiring group
10a-10n, 30a-30n, 40a-40n : 샘플링 회로10a-10n, 30a-30n, 40a-40n: sampling circuit
11, 11a-11n, 31,31a-31n : 제어 회로11, 11a-11n, 31,31a-31n: control circuit
12, 12a-12n : 샘플 홀드 회로 13, 13a-13n : 전압 팔로워 회로12, 12a-12n: sample hold circuit 13, 13a-13n: voltage follower circuit
15, 15a-15n : 출력 단자 21, 22 : 클럭, 인버터15, 15a-15n: Output terminals 21, 22: Clock, Inverter
23, 24 : 인버터 회로 25 : 아날로그 스위치 회로23, 24: inverter circuit 25: analog switch circuit
26 : 홀드용 용량 251, 271, 272, 274 : P 채널 트랜지스터26: Hold capacity 251, 271, 272, 274: P-channel transistor
252, 273, 275 : N 채널 트랜지스터 300 : 어드레스 카운터252, 273, 275: N-channel transistor 300: address counter
311 : 어드레스 디코더311: address decoder
42, 42a-42n : 제 1 디지탈 데이타 샘플 홀드 회로42, 42a-42n: first digital data sample hold circuit
43, 43a-43n : 디지탈 아날로그 변환 회로 45 : 디지탈 처리 회로43, 43a-43n: digital analog conversion circuit 45: digital processing circuit
Vcc1 : 제 1 전원 전압 Vss : 접지 전위Vcc1: first power supply voltage Vss: ground potential
Vcc2 : 제 2 전원 전압 VI : 아날로그 신호 전압Vcc2: Second supply voltage VI: Analog signal voltage
VL : 아날로그 전압 DO-D3 : 디지탈 데이타 신호VL: Analog Voltage DO-D3: Digital Data Signal
TO-T3 : 디지탈 신호 ФS,S : 제 1 샘플링 신호TO-T3: digital signal ФS, S: first sampling signal
ФL,L : 제 2 샘플링 신호ФL, L: second sampling signal
ФDA,DA : 제 3 샘플링 신호ФDA, DA: third sampling signal
DS0-DS3, DL0-DL3, VH : 샘플 홀드 전압DS0-DS3, DL0-DL3, VH: Sample Hold Voltage
본 발명은, 예를 들면 액티브, 매트릭스형 액정 표시 장치를 표시 구동하기 위한 액정 표시 구동용 집적 회로에 관한 것으로, 특히 액정 표시용 신호를 샘플링하여 표시 구동 신호를 출력하는 샘플링 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to, for example, a liquid crystal display driving integrated circuit for driving display of an active, matrix type liquid crystal display device, and more particularly, to a sampling circuit for sampling a liquid crystal display signal and outputting a display driving signal.
제 16 도는 종래의 액티브, 매트릭스형 액정 표시 패널을 구동하기 위한 액정 표시 패널을 구동하기 위한 액정 표시 구동용 집적 회로에 설치된 샘플링 회로군을 도시한 것이다.FIG. 16 shows a sampling circuit group provided in a liquid crystal display driving integrated circuit for driving a liquid crystal display panel for driving a conventional active, matrix type liquid crystal display panel.
제 16 도에서, 참조 부호(70a-70n)은 병설된 복수개의 샘플링 회로이고, 참조부호(71a-71n)은 제어 회로, 참조 부호(72a-72b)은 전압 변환 회로, 참조 부호(73a-73n)은 샘플 홀드 회로, 참조 부호(74a-74n)은 전압 팔로워 회로, 참조 부호(77a-77n)은 출력 단자이다. 상기 각 샘플 홀드 회로(73a-73n)에는 공통으로 아날로그 신호 전압(VI)(예를 들면, 화상 신호)가 입력된다. 또, 각 제어 회로(71a-71n)은 캐스케이드 접속되어 전체로서 시프트 레지스터를 형성하고 있다.In Fig. 16, reference numerals 70a-70n are a plurality of sampling circuits in parallel, reference numerals 71a-71n are control circuits, reference numerals 72a-72b are voltage conversion circuits, and reference numerals 73a-73n. Is a sample hold circuit, reference numerals 74a-74n are voltage follower circuits, and reference numerals 77a-77n are output terminals. The analog signal voltage VI (for example, an image signal) is commonly input to each of the sample hold circuits 73a to 73n. Each control circuit 71a-71n is cascaded to form a shift register as a whole.
제 17 도는 제 16 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 도시한 것이다.FIG. 17 shows a sampling circuit of one sampling circuit of the sampling circuit group of FIG.
제 17 도에서, 참조 번호(71)은 소정의 제어 신호를 발생하는 제어 회로, 참조 번호(72)는 상기 제어 신호를 전압 변환하여 샘플링 신호를 발생하는 전압 변환 회로, 참조 번호(73)은 아날로그 신호 전압(VI)를 상기 샘플링 신호에 기초하여 샘플 홀드하는 샘플링 홀드 회로, 참조 번호(74)는 샘플 홀드된 전압을 임피던스 변환하여 출력하는 전압 팔로워 회로이다.In FIG. 17, reference numeral 71 denotes a control circuit for generating a predetermined control signal, reference numeral 72 denotes a voltage conversion circuit for voltage-converting the control signal to generate a sampling signal, and reference numeral 73 denotes an analog A sampling and holding circuit for sampling and holding the signal voltage VI based on the sampling signal, and reference numeral 74 denotes a voltage follower circuit for impedance-converting and outputting the sampled and held voltage.
상기 제어 회로(71)의 동작 전원으로서 전원 전압(Vcc1)이 공급되고, 전압 변환 회로(72), 샘플 홀드 회로(73) 및 전압 팔로워 회로(74)의 동작 전원으로서 전원 전압(Vcc2)(〉Vcc1)가 공통으로 공급된다.A power supply voltage Vcc1 is supplied as an operating power supply of the control circuit 71, and a power supply voltage Vcc2 (>) as an operating power supply of the voltage conversion circuit 72, the sample hold circuit 73, and the voltage follower circuit 74. Vcc1) is supplied in common.
제 18 도은 제 16 도의 샘플링 회로군의 동작예를 도시한 파형도이다.18 is a waveform diagram showing an example of the operation of the sampling circuit group of FIG.
처음 단 제어 회로(71a)에 샘플링 신호가 입력되어 전송 클럭 신호(Ф)에 의해 전송되면, 제어 회로(71a-71n)의 출력 (75a-75n)이 차례로 하이 레벨로 되고, 전압 변환 회로(72a-72n)의 출력 신호(각각 상보적인 샘플링 신호)(76a-76n)이 차례로 하이 레벨로 되어, 샘플 홀드 회로(73a-73n)이 아날로그 신호 전압(VI)를 차례로 샘플 홀드한다. 각 전압 팔로워 회로(74a-74n)의 출력은 출력 단자(77a-77n)을 통해 액정 표시 구동 신호로서 출력한다.When the sampling signal is input to the first stage control circuit 71a and is transmitted by the transmission clock signal?, The outputs 75a-75n of the control circuits 71a-71n in turn become high level, and the voltage conversion circuit 72a The output signal (each complementary sampling signal) 76a-76n of -72n goes high level in turn, and the sample hold circuits 73a-73n sample hold the analog signal voltage VI in turn. The output of each voltage follower circuit 74a-74n is output as a liquid crystal display drive signal via the output terminals 77a-77n.
그런데 제 17 도에 도시한 샘플링 회로에 있어서, 전압 변환 회로(72)는 사용하고 있는 MOS 트랜지스터의 임계값, 온도, 배선 부하 등의 영향을 받기 쉬워서 샘플링 신호의 파형(신호 지연, 상승 시간, 하강 시간 등)을 정확히 설정하기가 곤란하다.By the way, in the sampling circuit shown in FIG. 17, the voltage conversion circuit 72 is susceptible to the influence of the threshold value, the temperature, the wiring load, etc. of the MOS transistor being used, and the waveform of the sampling signal (signal delay, rise time, fall). It is difficult to set the time accurately).
이와 같이 샘플링 신호의 파형이 정확히 설정되기 않은 경우에, 제 16 도의 샘플링 회로군에 있어서는 2개의 샘플링 회로가 동시에 샘플링하는 기간이 발생하는 오동작이 발생한다.When the waveform of the sampling signal is not set correctly in this manner, in the sampling circuit group of FIG. 16, a malfunction occurs in which a period in which two sampling circuits simultaneously sample occurs.
즉, 각 샘플링 회로에 있어서의 샘플링 신호가 일부 중복하도록 되어, 어떤 단의 샘플링 회로(70a)에서 샘플링이 종료하기 전에 다음 단의 샘플링 회로(70b)에서 샘플링이 개시하는 기간(ta)가 발생해 버린다. 따라서, 어떤 단의 샘플링 회로(70a)에서 샘플 홀드한 전하가 다음 단의 샘플링 회로(70b)로 혼입하여 샘플링 데이타에 오차가 발생한다.In other words, the sampling signal in each sampling circuit is partially overlapped, and a period ta in which sampling starts in the sampling circuit 70b in the next stage occurs before the sampling ends in the sampling circuit 70a in one stage. Throw it away. Therefore, charges sampled and held by the sampling circuit 70a of one stage are mixed into the sampling circuit 70b of the next stage, and an error occurs in the sampling data.
제 19 도는 제 17 도가 샘플링 회로의 변형예를 도시한 것이다.FIG. 19 shows a modification of the sampling circuit of FIG. 17. FIG.
이러한 샘플링 회로에 있어서, 참조 번호(101)은 샘플링 신호를 발생하는 제어 회로, 참조 번호(102)는 아날로그 신호 전압(VI)를 상기 샘플링 신호에 기초하여 샘플 홀드하는 샘플 홀드 회로, 참조 번호(103)은 샘플 홀드된 전압을 임피던스 변환하여 출력하는 전압 팔로워 회로이다. 상기 제어 회로(101), 샘플 홀드 회로(102) 및 전압 팔로워 회로(103)의 동작 전원으로서 전원 전압(Vcc)가 공통으로 공급된다.In this sampling circuit, reference numeral 101 denotes a control circuit for generating a sampling signal, reference numeral 102 denotes a sample hold circuit for sample-holding an analog signal voltage VI based on the sampling signal, and reference numeral 103. ) Is a voltage follower circuit which outputs an impedance-converted voltage by holding the sample held voltage. The power supply voltage Vcc is commonly supplied as an operating power source for the control circuit 101, the sample hold circuit 102, and the voltage follower circuit 103.
제 19 도의 샘플 홀드 회로에 있어서는 제어 회로(101)의 출력 신호를 샘플링 신호로서 직접 샘플 홀드 회로(102)로 입력하므로, 샘플링 신호의 파형을 정확히 설정하기 용이하다.In the sample hold circuit of FIG. 19, since the output signal of the control circuit 101 is directly input to the sample hold circuit 102 as the sampling signal, it is easy to accurately set the waveform of the sampling signal.
따라서, 이와 같은 샘플링 회로를 다수 병설한 액정 표시 구동용 집적 회로에 있어서는 2개의 샘플링 회로가 동시에 샘플링하는 기간이 발생하지 않아서 샘플링 데이타에 오차가 생기지 않는다.Therefore, in the liquid crystal display driving integrated circuit in which many such sampling circuits are provided in parallel, a period in which two sampling circuits sample at the same time does not occur, so that an error does not occur in the sampling data.
그러나, 제 19 도의 샘플링 회로에 있어서는 제어 회로(101) 및 샘플 홀드 회로(102)에 전압 팔로워 회로(103)과 공통인 동작 전압이 공급되므로, 제어 회로(101) 및 샘플 홀드 회로(102)의 패턴을 고전압 대응의 회로 패턴으로 설계할 필요가 있어서 회로 패턴 형성용 마스크 패턴의 면적이 대형화하는 문제가 있다.However, in the sampling circuit of FIG. 19, since the operating voltage common to the voltage follower circuit 103 is supplied to the control circuit 101 and the sample hold circuit 102, the control circuit 101 and the sample hold circuit 102 are controlled. It is necessary to design a pattern to the circuit pattern corresponding to a high voltage, and there exists a problem that the area of the mask pattern for circuit pattern formation enlarges.
또, 대형의 액티브, 매트릭스형 액정 표시 패널을 구동시키고자 하면, 샘플링 회로군의 각 샘플링 동작을 고속으로 행할 필요가 있지만 제어 회로(101)이 고전압 대응이면 고속화에 따르는 소비 전력이 대폭 증가하다는 문제가 있다.In order to drive a large active, matrix type liquid crystal display panel, it is necessary to perform each sampling operation of the sampling circuit group at a high speed, but if the control circuit 101 is high voltage, the power consumption due to the high speed is greatly increased. There is.
그런데, 종래의 액정 표시 구동용 집적 회로에 있어서는 구동 신호 출력이 전압 범위로서 10V 정도 필요하므로, 제 17 도중의 전압 팔로워 회로(74) 또는 제 19 도중의 전압 팔로워 회로(103)의 동작 전원 전압으로서 13V 정도 필요했다.By the way, in the conventional liquid crystal display driving integrated circuit, the drive signal output is required as a voltage range of about 10 V, and thus, as the operating power supply voltage of the voltage follower circuit 74 of the seventeenth way or the voltage follower circuit 103 of the 19th way. I needed about 13V.
또, 종래의 소형 액티브, 매트리스형 액정 표시 패널을 구동시키기 위한 집적 회로에 있어서는 필요로 하는 샘플링 회로수가 적어, 샘플링 속도는 저속이라도 지장이 없었다.Moreover, the number of sampling circuits required by the integrated circuit for driving the conventional small active and mattress type liquid crystal display panel is small, and the sampling rate has no problem even at a low speed.
이러한 이유에서 종래의 액정 표시 구동용 집적 회로에 있어서느 제 17 도 또는 제 19 도에 도시한 샘플링 회로를 지장없이 사용할 수 있었다.For this reason, in the conventional liquid crystal display driving integrated circuit, the sampling circuit shown in FIG. 17 or 19 can be used without any problem.
그러나, 최근의 액티브, 매트릭스형 액정 표시 패널의 기술면 및 구동 방식의 진보로 구동 신호의 전압 범위를 4.5V 정도로 할 수 있게 되었다.However, recent advances in the technical aspects and driving methods of the active and matrix liquid crystal display panels have allowed the voltage range of the drive signals to be about 4.5V.
따라서, 이와 같은 전압 범위의 구동 신호를 출력할 수 있도록 입력 전압 범위가 4.5V 정도로 되도록 최적화된 샘플링 회로의 실현이 요망되고 있다.Therefore, it is desired to realize a sampling circuit optimized to have an input voltage range of about 4.5V so as to output a drive signal having such a voltage range.
또, 액정 표시 구동용 집적 회로와는 다른 분야에 있어서, 샘플 홀드용 직접 회로와 버퍼 증폭용 집적 회로와 아날로그 디지탈 변환용 집적 회로를 캐스케이드 접속하는 경우에 샘플 홀드용 직접 회로의 동작 전원과 버펴 증폭용 집적 회로의 동작 전원을 따라 설정하는 기술이 INTERSIL사(미국)가 발행한 DATEL/INTERSIL ENGINEERING PRODUCT HANDBOOK, 1979, 페이지 200 내지 201에 개시되어 있다. 그러나, 이 기술을 그대로 액정 표시 구동용 집적 회로에 채용해도 상기와 같은 요망이 실현되는 것은 아니다.Also, in a field different from the integrated circuit for driving a liquid crystal display, in the case of cascading an integrated circuit for a sample hold, an integrated circuit for a buffer amplification, and an integrated circuit for an analog digital conversion, an operation power supply and amplification of the integrated circuit for a sample hold are amplified. A technique for setting along the operating power supply of the integrated circuit is disclosed in DATEL / INTERSIL ENGINEERING PRODUCT HANDBOOK, 1979, pages 200 to 201, published by INTERSIL (USA). However, even if this technique is used as it is in an integrated circuit for driving a liquid crystal display, the above demands are not realized.
상기와 같이 종래의 액정 표시 구동용 집적 회로는 샘플링 신호의 파형을 정확히 설정하기 어려워서 2개의 샘플링 회로가 동시에 샘플링하는 오동작이 생긴다. 또는 제어 회로의 패턴을 고전압 대응 회로 패턴으로서 설계할 필요가 있어서 마스크 패턴의 면적이 대형화함과 동시에 고속화에 따르는 소비 전력이 대폭 증가하다는 문제가 있다.As described above, in the conventional liquid crystal display driving integrated circuit, it is difficult to accurately set the waveform of the sampling signal, thereby causing a malfunction in which two sampling circuits simultaneously sample. Alternatively, it is necessary to design the pattern of the control circuit as a high voltage-responsive circuit pattern, which causes a problem that the area of the mask pattern is enlarged and power consumption is greatly increased due to the high speed.
또, 구동 신호의 전압 범위가 4.5V 정도인 액정 표시 장치에 대해 최적화 설계된 액정 표시 구동용 집적 회로의 실현이 요망되고 있다.Moreover, the realization of the liquid crystal display drive integrated circuit optimized for the liquid crystal display device whose voltage range of a drive signal is about 4.5V is desired.
본 발명은 상기 문제점을 해결하기 위한 것으로, 샘플링 신호의 파형을 정확히 설정하기 용이하고, 2개의 샘플링 회로가 동시에 샘플링하는 오동작을 방지할 수 있어서 제어 회로의 패턴을 저전압 대응 회로 패턴으로서 설계할 수 있게 되며, 마스크 패턴이 면적의 대형화를 방지할 수 있음과 동시에 고속화에 따르는 소비전력의 증가를 억제할 수 있고, 필요에 따라 구동 신호의 전압 범위가 4.5V 정도인 경우에 대한 최적화가 가능해지는 액정 표시 구동용 집적 회로를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is easy to accurately set the waveform of the sampling signal, and can prevent the malfunction of sampling by two sampling circuits at the same time, so that the pattern of the control circuit can be designed as a low voltage corresponding circuit pattern. The liquid crystal display can prevent the mask pattern from being enlarged in size and at the same time suppress the increase in power consumption due to the high speed, and can be optimized for the case where the voltage range of the drive signal is about 4.5V, if necessary. It is an object to provide a driving integrated circuit.
본 발명의 액정 표시 구동용 집적 회로는 각각 제 1 전원 전압(Vcc1)이 동작 전원으로서 공급되어 각각 샘플링 신호를 발생하는 복수개의 제어 회로와, 상기 복수개의 제어 회로에 대응하여 설치되고 각각 상기 제 1 전원 전압(Vcc1)이 동작 전원으로서 공급되어 아나로그 신호 전압이 공통으로 입력하여 상기 복수개의 제어 회로에서 대응하여 공급되는 샘플링 신호에 의해 상기 아날로그 신호 전압을 샘플 홀드하는 복수개의 샘플 홀드 회로와, 상기 복수개의 샘플 홀드 회로에 대응하여 설치되어 각각 상기 제 1 전원 전압(Vcc1)보다도 높은 제 2 전원 전압(Vcc2)가 동작 전원으로서 공급되고 상기 복수개의 샘플 홀드 회로에서 대응하여 출력하는 샘플 홀드 전압을 임피던스 변환하여 출력하는 복수개의 전압 팔로워 회로와, 상기 복수개의 전압 팔로워 회로에 대응하여 설치되고 이들 복수개의 전압 팔로워 회로의 각 출력 전압을 액정 장치 표시 구동용으로서 외부로 출력하기 위한 복수개의 출력 단자를 구비하는 것을 특징으로 한다.The integrated circuit for driving a liquid crystal display of the present invention includes a plurality of control circuits each having a first power supply voltage Vcc1 supplied as an operating power source and generating a sampling signal, respectively, and corresponding to the plurality of control circuits, respectively. A plurality of sample-hold circuits for supplying a power supply voltage Vcc1 as an operating power source and for analog-holding the analog signal voltage by a sampling signal correspondingly supplied from the plurality of control circuits by inputting an analog signal voltage in common; The second power supply voltage Vcc2, which is provided corresponding to the plurality of sample hold circuits and is respectively higher than the first power supply voltage Vcc1, is supplied as an operating power source and the sample hold voltage correspondingly output by the plurality of sample hold circuits is impedance. A plurality of voltage follower circuits which are converted and output, and the plurality of voltage follower circuits The installation and respective output voltages of the plurality of voltage follower circuits in response characterized in that it includes a plurality of output terminals for outputting to an external device as a liquid crystal display drive.
또, 본 발명의 액정 표시 구동용 집적 회로는 각각 제 1 전원 전압(Vcc1)이 동작 전원으로서 공급되어 각각 샘플링 신호를 발생하는 복수개의 제어 회로와, 이 복수개의 제어 회로에 대응하여 설치되고 각각 상기 제 1 전원 전압(Vcc1)이 동작 전원으로서 공급되어 디지탈 데이타 신호가 공통으로 입력하여 상기 복수개의 제어 회로에서 대응하여 공급되는 샘플링 신호에 의해 상기 디지탈 데이타 신호를 샘플 홀드하는 복수개의 디지탈 데이타 샘플 홀드 회로와, 이 복수개의 디지탈 데이타 샘플 폴드 회로에 대응하여 설치되어 각각 상기 제 1 전원 전압(Vcc1)이 동작 전원으로서 공급되고 상기 복수개의 디지탈 데이타 샘플 홀드 회로에서 대응하여 공급되는 샘플 홀드 전압을 디지탈·아날로그 변환하는 복수개의 디지탈·아날로그 변환 회로와, 이 복수개의 디지탈, 아날로그 변환 회로에 대응하여 설치되어 각각 상기 제 1 전원 전압(Vcc1)보다도 높은 제 2 전원 전압(Vcc2)가 동작 전원으로서 공급되고 상기 복수개의 디지탈·아날로그 변환 회로에서 대응하여 출력하는 아날로그 전압을 임피던스 변환하여 출력하는 복수개의 전압 팔로워 회로와, 이 복수개의 전압 팔로워 회로에 대응하여 설치되어 이들 복수개의 전압 팔로워 회로의 각 출력 전압을 액정 장치 표시 구동용으로서 외부로 출력하기 위한 복수개의 출력 단자를 구비하는 것을 특징으로 한다.In addition, each of the liquid crystal display driving integrated circuits of the present invention is provided with a plurality of control circuits each of which is supplied with a first power supply voltage Vcc1 as an operating power source to generate a sampling signal, and correspondingly to the plurality of control circuits, respectively. A plurality of digital data sample hold circuits for supplying a first power supply voltage Vcc1 as an operating power source to sample and hold the digital data signal by a sampling signal correspondingly supplied from the plurality of control circuits by inputting the digital data signal in common; And digitally analog the sample hold voltages provided corresponding to the plurality of digital data sample fold circuits, respectively, to which the first power supply voltage Vcc1 is supplied as an operating power supply and correspondingly supplied from the plurality of digital data sample hold circuits. A plurality of digital analog conversion circuits to convert, and a plurality of these A second power supply voltage Vcc2 provided corresponding to the digital and analog conversion circuits and higher than the first power supply voltage Vcc1, respectively, is supplied as an operating power supply, and the analog voltages correspondingly output by the plurality of digital-analog conversion circuits are outputted. A plurality of voltage follower circuits for outputting an impedance conversion and a plurality of output terminals provided corresponding to the plurality of voltage follower circuits for outputting the respective output voltages of the plurality of voltage follower circuits to the liquid crystal display drive for output. It is characterized by including.
제어 회로의 출력 신호를 샘플링 신호로서 직접 샘플 홀드 회로로 입력하므로 샘플링 신호의 파형을 정확히 설정하기 용이하다. 따라서, 2개의 샘플링 회로가 동시에 샘플링하는 기간이 생기지 않아서 샘플링 데이타에 오차가 생기지 않는다.Since the output signal of the control circuit is directly input to the sample hold circuit as the sampling signal, it is easy to accurately set the waveform of the sampling signal. Therefore, a period in which the two sampling circuits sample at the same time does not occur, and no error occurs in the sampling data.
또, 제어 회로 및 샘플 홀드 회로에 전압 팔로워 회로보다도 낮은 동작 전압이 공급되므로 제어 회로 및 샘플 홀드 회로의 패턴을 고전압 대응 회로 패턴으로서 설계할 필요가 없어서 마스크 패턴의 대형화를 피할 수 있다.In addition, since the operating voltage lower than that of the voltage follower circuit is supplied to the control circuit and the sample hold circuit, it is not necessary to design the pattern of the control circuit and the sample hold circuit as the high voltage corresponding circuit pattern, thereby making it possible to avoid the enlargement of the mask pattern.
또, 제어 회로 및 샘플링 홀드 회로를 저전압 대응으로 설계할 수 있으므로 샘플링 회로의 샘플링을 고속으로 할 필요가 있는 경우에 고속화에 따를 소비 전력 증가가 억제된다.In addition, since the control circuit and the sampling and holding circuits can be designed for low voltage, an increase in power consumption due to the high speed is suppressed when the sampling of the sampling circuit needs to be made at a high speed.
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
제 1 도는 본 발명의 제 1 실시예에 관한 액정 표시 구동용 집적 회로에 설치된 샘플링 회로군을 도시한 것이다.1 shows a sampling circuit group provided in an integrated circuit for driving a liquid crystal display according to the first embodiment of the present invention.
여기서, 참조 부호(10a-10n)은 병설된 복수개의 샘플링 회로이고, 참조 부호(11a-11n)은 제어 회로, 참조 부호(12a-12n)은 샘플 홀드 회로, 참조 부호(13a-13n)은 전압 팔로워 회로, 참조 부호(15a-15n)은 출력 단자이다. 상기 각 샘플링 회로의 샘플 홀드 회로(12a-12n)에 공통으로 아날로그 신호 전압(VI)(예를 들면, 화상 신호)가 입력된다. 또, 각 샘플링 회로의 제어 회로(11a-11n)은 캐스케이드 접속되어 전체로서 시프트 레지스터를 형성하고 있다.Here, reference numerals 10a-10n are a plurality of sampling circuits in parallel, reference numerals 11a-11n are control circuits, reference numerals 12a-12n are sample hold circuits, and reference numerals 13a-13n are voltages. The follower circuit, reference numerals 15a-15n, are output terminals. The analog signal voltage VI (for example, an image signal) is input in common to the sample hold circuits 12a-12n of the respective sampling circuits. The control circuits 11a-11n of the respective sampling circuits are cascaded to form shift registers as a whole.
제 2 도는 제 1 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 도시한 것이다.2 shows a sampling circuit of one sampling circuit of the sampling circuit group of FIG.
제 2 도에서, 참조 번호(11)은 샘플링 신호를 발생하는 제어 회로, 참조 번호(12)는 상기 샘플링 신호에 의해 아날로그 신호 전압(VI)를 샘플 홀드하는 샘플 홀드 회로, 참조 번호(13)은 샘플 홀드된 전압을 임피던스 변환하여 출력하는 전압 팔로워 회로, 참조 번호(15)는 출력 단자이다. 상기 제어 회로(11) 및 샘플 홀드 회로(12)의 동작 전원으로서 제 1 전원 전압(Vcc1), 접지 전위(Vss)가 공통으로 접속되어 상기 전압 팔로워 회로(13)의 동작 전원으로서 제 1 전압 전압(Vcc1)보다도 높은 제 2 전원 전압(Vcc2), 접지 전위(Vss)가 공급된다.In Fig. 2, reference numeral 11 denotes a control circuit for generating a sampling signal, reference numeral 12 denotes a sample hold circuit for sample-holding the analog signal voltage VI by the sampling signal, and reference numeral 13 denotes Voltage follower circuit 15, which outputs the sample-held voltage by impedance conversion, is an output terminal. The first power supply voltage Vcc1 and the ground potential Vss are commonly connected as the operating power supply of the control circuit 11 and the sample hold circuit 12, and the first voltage voltage as the operating power supply of the voltage follower circuit 13. The second power supply voltage Vcc2 higher than Vcc1 and the ground potential Vss are supplied.
상기 제어 회로(11)은 상보적인 전송 클럭 신호(Ф 및)에 의해 제어되는 2단의 클럭·인버터(21 및 22)로 이루어지는 시프트 레지스터와 시프트 레지스터에 의해 전송되는 신호를 파형 정형하여 상보적인 샘플링 신호(S 및 ФS)를 출력하는 인버터 회로(23 및 24)로 이루어진다.The control circuit 11 is complementary to the transmission clock signal? The shift register consisting of the two-stage clock inverters 21 and 22 controlled by the < RTI ID = 0.0 > and / or < / RTI > It consists of inverter circuits 23 and 24 that output S and ФS.
상기 샘플 홀드 회로(12)는 아날로그 신호 전압(VI)가 한 단으로 입력하는 아날로그 스위치 회로(25)와, 이 아날로그 스위치 회로(25)의 다른 단과 접지 전위(Vss)와의 사이에 접속된 홀드용 용량(26)으로 이루어진다. 상기 아날로그 스위치 회로(25)는 기판이 전원 전압(Vcc1)에 접속된 절연 게이트형(MOS형)의 P 채널 트랜지스터(251) 및 기판이 접지 전원(Vss)에 접속된 N 채널 트랜지스터(252)가 병렬 접속되고 각 게이트에 상보적인 샘플링 신호 (S 및 ФS)가 입력된다.The sample hold circuit 12 is for holding connected between the analog switch circuit 25 to which the analog signal voltage VI is input in one stage, and the other end of the analog switch circuit 25 and the ground potential Vss. Dose 26. The analog switch circuit 25 includes an insulated gate type (MOS type) P channel transistor 251 having a substrate connected to a power supply voltage Vcc1 and an N channel transistor 252 having a substrate connected to a ground power supply Vss. Sampling signals connected in parallel and complementary to each gate ( S and ФS) are input.
상기 전압 팔로워 회로(13)은 소스, 기판이 전원 전압(Vcc2)에 접속되고 게이트에 바이어스 전압(Vb)가 공급되는 전류원용의 P 채널 트랜지스터(271)과, 이 P 채널 트랜지스터(271)의 드레인에 소스가 접속되고 기판이 전원 전압(Vcc2)에 접속되며 게이트에 상기 샘플 홀드 회로(12)에서 샘플 홀드 전압이 입력하는 입력용 P 채널 트랜지스트(272)와, 이 P 채널 트랜지스터(272)의 드레인과 접지 전위(Vss)에 접속된 N 채널 트랜지스터(273)과, 상기 전류원용의 P 채널 트랜지스터(271)의 드레인에 소스가 접속되고 기판이 전원 전압(Vcc2)에 접속되며 게이트, 소스가 출력 단자(15)에 접속된 출력용 P 채널 트랜지스터(274)와, 이 P 채널 트랜지스터(274)의 드레인과 접지 전위(Vss)와의 사이에 드레인, 소스 사이가 접속되고 드레인, 게이트가 서로 접속되며 기판이 접지 전위(Vss)에 접속된 N 채널 트랜지스터(275)로 이루어진다.The voltage follower circuit 13 includes a P-channel transistor 271 for a current source whose source and substrate are connected to a power supply voltage Vcc2 and a bias voltage Vb is supplied to a gate, and a drain of the P-channel transistor 271. An input P-channel transistor 272 to which a source is connected, a substrate is connected to a power supply voltage Vcc2, and a sample-hold voltage is input to the gate by the sample-hold circuit 12, and the P-channel transistor 272 A source is connected to the N-channel transistor 273 connected to the drain and the ground potential Vss, and a drain of the P-channel transistor 271 for the current source, the substrate is connected to the power supply voltage Vcc2, and the gate and the source are output. An output P-channel transistor 274 connected to the terminal 15 and a drain and a source are connected between the drain and the ground potential Vss of the P-channel transistor 274, and the drain and the gate are connected to each other. To ground potential (Vss) Inherited comprises a N-channel transistor 275.
또, 상기 전압 팔로워 회로(13)의 사용 트랜지스터는 입력용 게이트 이외는 MOS형으로 한정되지 않고 바이폴라형을 이용할 수도 있다.Incidentally, the transistor used in the voltage follower circuit 13 is not limited to the MOS type except for the input gate, and a bipolar type may be used.
제 3 도는 제 1 도의 샘플링 회로군에 있어서의 동작예를 도시한 파형도이다.FIG. 3 is a waveform diagram showing an example of operation in the sampling circuit group of FIG.
처음 단의 제어 회로(11a)에 샘플링 신호가 입력되어 전송 클럭 신호(및 Ф)에 의해 전송되면, 제어 회로(11a-11n)의 출력 신호(14a-14n)[각각 상보적인 샘플링 신호(및 Ф)]가 차례로 하이 레벨로 되어 샘플 회로 (12a-12n)이 아날로그 신호 전압(VI)를 차례로 샘플 홀드한다. 각 샘플링 회로의 전압 팔로워 회로(13a-13n)의 출력은 출력 단자(15a-15n)을 통해 액정 표시 패널의 표시 구동 신호로서 출력한다.The sampling signal is inputted to the control circuit 11a of the first stage so that the transmission clock signal ( And (F), the output signals 14a-14n (complementary sampling signals of the control circuits 11a-11n, respectively) And [phi]] in turn become the high level, and the sample circuits 12a-12n sample hold the analog signal voltage VI in sequence. The outputs of the voltage follower circuits 13a-13n of each sampling circuit are output as display drive signals of the liquid crystal display panel via the output terminals 15a-15n.
제 4 도는 상기 샘플 홀드 회로(12)의 입력 전압 범위를 설명하기 위해 도시한 입출력 특성도이다.4 is an input / output characteristic diagram for explaining an input voltage range of the sample hold circuit 12.
제 5 도는 상기 전압 팔로워 회로(13)의 동작 전압 범위를 설명하기 위한 입출력 특성도이다.5 is an input / output characteristic diagram for explaining an operating voltage range of the voltage follower circuit 13.
제 6 도는 제 2 도의 샘플링 회로의 입력 전압 범위 및 동작 전압 범위를 설명하기 위해 도시한 입출력 특성도이다.6 is an input / output characteristic diagram for explaining an input voltage range and an operating voltage range of the sampling circuit of FIG.
상기한 바와 같이, 제 2 도의 샘플링 회로에 있어서는 제어 회로(11)의 출력 신호를 샘플링 신호로서 직접 샘플 홀드 회로(12)로 입력하므로, 샘플링 신호의 파형을 정확히 설정하기 용이하다. 따라서, 제 1 도의 샘플링 회로군에 있어서는 2개의 샘플링 회로가 동시에 샘플링하는 기간이 발생하지 않아서 샘플링 데이타에 오차가 발생하는 일이 없다.As described above, in the sampling circuit of FIG. 2, since the output signal of the control circuit 11 is directly input to the sample hold circuit 12 as the sampling signal, it is easy to accurately set the waveform of the sampling signal. Therefore, in the sampling circuit group of FIG. 1, a period in which two sampling circuits sample at the same time does not occur, and an error does not occur in the sampling data.
또, 제어 회로(11) 및 샘플 홀드 회로(12)에 전압 팔로워(13)보다도 낮은 동작 전압이 공급되므로, 제어 회로(11) 및 샘플 홀드 회로(12)의 패턴을 고전압 대응 회로 패턴으로서 설계할 필요가 없어서 마스크 패턴의 면적이 대형화하는 것을 피할 수 있다.In addition, since the operating voltage lower than the voltage follower 13 is supplied to the control circuit 11 and the sample hold circuit 12, the pattern of the control circuit 11 and the sample hold circuit 12 can be designed as a high voltage corresponding circuit pattern. Since there is no need, the area of a mask pattern can be avoided to enlarge.
또, 제어 회로(11) 및 샘플 홀드 회로(12)를 저전압 대응으로 설계할 수 있으므로 샘플링 회로의 샘플링을 고속으로 할 필요가 있는 경우에 고속화에 따르는 소비 전력 증가가 억제된다.In addition, since the control circuit 11 and the sample hold circuit 12 can be designed in a low voltage correspondence, when the sampling of the sampling circuit needs to be made high, the increase in power consumption caused by the high speed is suppressed.
또, 샘플 홀드 회로(12)의 입력 전압 범위는 제 4 도에 도시한 바와 같이, 제 1 도의 전원 전압(Vcc1)의 범위에서 동작 가능하다. 전압 팔로워 회로(13)의 동작 전압 범위는 제 5 도에 도시한 바와 같이, 제 2 전원 전압(Vcc2)의 범위보다도 하한측에서 0.5V 정도 작고, 상한측에서 1.2V 정도 작아서 합계 약 1.7V 정도 작다. 이들 2가지 특성을 합성하면 제 6 도에 도시한 바와 같이, 입력 전압 범위의 하한은 전압 팔로워 회로(13)의 동작 전압 범위의 하한에서 정해지고, 입력 전압 범위의 상한은 샘플 홀드 회로(12)의 전원 전압(Vcc1)에서 결정된다.In addition, the input voltage range of the sample hold circuit 12 can operate in the range of the power supply voltage Vcc1 of FIG. 1, as shown in FIG. As shown in FIG. 5, the operating voltage range of the voltage follower circuit 13 is about 0.5V smaller on the lower limit side than about the range of the second power supply voltage Vcc2, and about 1.2V smaller on the upper limit side, about 1.7V in total. small. Combining these two characteristics, as shown in Fig. 6, the lower limit of the input voltage range is determined by the lower limit of the operating voltage range of the voltage follower circuit 13, and the upper limit of the input voltage range is the sample hold circuit 12. Is determined from the power supply voltage Vcc1.
따라서, 전압 범위가 4.5V 정도인 구동 신호를 출력하도록 최적화하기 위해서는 다시 말하면, 입력 전압 범위 4.5V 동작을 보증하기 위해서는 샘플 홀드 회로(12)의 전원 전압(Vcc1)을 5V 이하(예를 들면, 5V)로 하고, 전압 팔로워 회로(13)의 전원 전압(Vcc2)로서 전압 팔로워 회로(13)의 동작 전압 범위가 소정의 선형 영역을 갖도록 선정한다[전원 전압(Vcc1)보다도 1.2V 이상 높게 한다]. 본 예에서는 6.2V(=5V+1.2V)로 하고 입력 전압을 0-5V로 규정하면 좋다.Therefore, in order to optimize the output of the drive signal having a voltage range of about 4.5V, in other words, in order to guarantee the input voltage range 4.5V operation, the power supply voltage Vcc1 of the sample hold circuit 12 is 5V or less (for example, 5V), and the power voltage Vcc2 of the voltage follower circuit 13 is selected so that the operating voltage range of the voltage follower circuit 13 has a predetermined linear region (1.2V or more higher than the power supply voltage Vcc1). . In this example, 6.2V (= 5V + 1.2V) may be defined and the input voltage may be defined as 0-5V.
제 7 도는 제 1 도의 샘플링 회로군의 변형예를 도시한 것이다.7 shows a modification of the sampling circuit group of FIG.
이 샘플링 회로군은 제 1 도의 샘플링 회로군과 비교하여 클럭 신호(Ф)를 분주하여 상보적인 어드레스 신호군[(A0 및), (A1 및), (A2 및), (A3 및)]를 출력하는 어드레스 카운터(300)을 더 구비하고, 샘플 홀드 회로(30a-30n)의 제어 회로(31a-31n)의 구성이 다르며, 그 이외는 동일하므로 제 1 도와 동일 부호를 붙인다.This sampling circuit group divides the clock signal? As compared with the sampling circuit group of FIG. 1 and complements the address signal group [(A0 and ), (A1 and ), (A2 and ), (A3 and ), And the control circuits 31a to 31n of the sample hold circuits 30a to 30n are different, and otherwise, the same reference numerals are used.
각 제어 회로(31a-31n)은 제 8 도에 도시한 바와 같이, 상기 어드레스 카운터(300)에서 서로 다른 조합을 지니는 어드레스 신호가 공급되고 이것을 디코드하여 상기 샘플링 신호를 발생하는 어드레스 디코더(311)과, 이 어드레스 디코더(311)에 의해 디코드된 신호를 파형 정형하여 상보적인 샘플링 신호(S 및 ФS)를 출력하는 인버터 회로(312 및 313)으로 이루어진다.As shown in FIG. 8, each of the control circuits 31a to 31n is supplied with an address signal having different combinations from the address counter 300, and decodes the address decoder 311 to generate the sampling signal. The waveform decoded by the address decoder 311 is subjected to waveform shaping to obtain a complementary sampling signal ( Inverter circuits 312 and 313 for outputting S and ФS.
제 9 도는 제 7 도의 샘플링 회로군에 있어서의 동작예를 도시한 파형도이다.FIG. 9 is a waveform diagram showing an example of operation in the sampling circuit group of FIG.
각 제어 회로(31a-31n)은 각각 대응하는 어드레스 신호 입력이 모두 "H"레벨로 되면 샘플링 신호(34a-34n)[각각 상보적인 샘플링 신호(S 및 ФS)]를 출력한다. 샘플 홀드 회로(12a-12n)은 각각 대응하여 상기 샘플링 신호(34a-34n)에 의해 아날로그 신호 전압(VI)를 샘플 홀드한다. 전압 팔로워 회로(13a-13n)은 각각 대응하여 상기 샘플 홀드 회로(12a-12n)의 출력 전압을 임피던스 변환하여 출력한다.Each of the control circuits 31a-31n is provided with sampling signals 34a-34n (complementary sampling signals respectively) when the corresponding address signal inputs are all at " H " level. S and ФS)]. The sample hold circuits 12a-12n respectively correspondingly hold the analog signal voltage VI by the sampling signals 34a-34n. The voltage follower circuits 13a-13n respectively correspond to the impedance voltages of the output voltages of the sample hold circuits 12a-12n and output them.
제 7 도에 도시한 샘플링 회로군에 따르면, 어드레스 카운터(300)을 카운트 업시키는지 카운트 다운시키는지를 제어함으로써 샘플링 신호(34a-34n)의 출력 순서가 정 또는 역순으로 되도록 전환 제어하고, 샘플 홀드 회로(12a-12n)의 샘플 동작 순서가 정 또는 역순으로 되도록 전환 제어할 수 있다.According to the sampling circuit group shown in FIG. 7, the switching control is performed such that the output order of the sampling signals 34a to 34n is reversed or in reverse order by controlling whether the address counter 300 is counted up or counted down. The switching control can be performed such that the sample operation order of the circuits 12a-12n is reversed or in reverse order.
제 10 도는 제 7 도의 샘플링 회로군을 갖는 액정 표시 구동용 집적 회로의 한 사용예를 도시한 것이다.FIG. 10 shows an example of use of an integrated circuit for driving a liquid crystal display having the sampling circuit group of FIG.
제 10 도에서, 참조 부호(1a…, 1b…)는 각각 제 7 도에 도시한 바와 같은 샘플링 회로군을 갖는 집적 회로, 참조 번호(2)는 액정 표시 패널이다. 액정 표시 패널(2)의 액정 표시부(3)의 수평 방향(X 방향)의 에지 양변을 따라 복수개의 집적 회로(1a…, 1b…)가 설치되고, 액정 표시부(3)의 한변측의 집적 회로(1a…)에서 표시 구동 신호가 공급되는 배선군(4a…)와 다른 변측의 집적 회로(1b…)에서 표시 구동 신호가 공급되는 배선군(4b…)가 교대로 형성되어 있다. 여기서, 한변 측의 집적 회로(1a…)의 출력 단자(15a-15n)의 배열 방향과 다른변측의 집적 회로(1b…)의 출력 단자(15a-15n)의 배열 방향이 반전해 있다.In Fig. 10, reference numerals 1a, 1b, ... are integrated circuits each having a sampling circuit group as shown in Fig. 7, and reference numeral 2 is a liquid crystal display panel. A plurality of integrated circuits 1a..., 1b... Are provided along both edges of a horizontal direction (X direction) of the liquid crystal display unit 3 of the liquid crystal display panel 2, and an integrated circuit on one side of the liquid crystal display unit 3. The wiring group 4a ... to which the display drive signal is supplied in (1a ...) and the wiring group 4b ... to which the display drive signal is supplied in the integrated circuit 1b ... on the other side are alternately formed. Here, the arrangement direction of the output terminals 15a-15n of the integrated circuit 1a ... on one side and the arrangement direction of the output terminals 15a-15n of the integrated circuit 1b ... on the other side are inverted.
여기서, 한변측의 집적 회로(1a…)에 있어서는 샘플 홀드 회로(12a-12n)의 순서로 샘플링되고, 다른변측의 집적 회로(1b…)에 있어서는 샘플 홀드 회로(12n-12a)의 순서로 샘플링되어, 양변측에서 샘플링 동작 순서의 방향을 같게 할 필요가 있고, 제 7 도의 액정 표시 구동용 집적 회로에 따르면 그것이 가능해진다.Here, the integrated circuits 1a ... on one side are sampled in the order of the sample hold circuits 12a-12n, and the integrated circuits 1b ... on the other side are sampled in the order of the sample hold circuits 12n-12a. Therefore, it is necessary to make the direction of the sampling operation order the same on both sides, and it becomes possible according to the liquid crystal display drive integrated circuit of FIG.
또, 제 10 도중 참조 부호(1c…, 1d…)는 액정 표시 패널(2) 상의 액정 표시부(3)의 수직 방향(Y 방향)의 에지 양변을 따라 설치되어 액정 표시부(3)의 수평 방향 배선군(도시하지 않음)을 차례로 구동하기 위한 집적 회로이다.In addition, reference numerals 1c, 1d, ... are provided along both edges of the vertical direction (Y direction) of the liquid crystal display unit 3 on the liquid crystal display panel 2 to form a horizontal wiring of the liquid crystal display unit 3 during the tenth period. An integrated circuit for sequentially driving a group (not shown).
제 11 도는 본 발명의 제 2 실시예에 관한 액정 표시 구동용 집적 회로에 설치된 샘플링 회로군을 도시한 것이다.11 shows a sampling circuit group provided in the liquid crystal display driving integrated circuit according to the second embodiment of the present invention.
제 11 도에서, 참조 부호(40a-40n)은 병설된 복수개의 샘플링 회로로서, 제어 회로(11a-11n), 전압 팔로워 회로(13a-13n) 및 출력 단자 (15a-15n)은 제 1 도중의 것과 동일한 것이다. 참조 부호(42a-42n)은 제 1 디지탈 데이타 샘플 홀드 회로, 참조 부호(43a-43n)은 디지탈 아날로그 변환 회로이고, 각각 동작 전원으로서 Vcc1이 공급된다.In Fig. 11, reference numerals 40a-40n denote a plurality of sampling circuits arranged in parallel, and the control circuits 11a-11n, the voltage follower circuits 13a-13n, and the output terminals 15a-15n are arranged in the first intermediate direction. Same thing as Reference numerals 42a-42n denote first digital data sample hold circuits, and reference numerals 43a-43n denote digital analog converter circuits, and Vcc1 is supplied as an operating power source, respectively.
제 12 도는 제 11 도의 샘플링 회로군중 1개의 샘플링 회로를 취출하여 도시한 것이다.FIG. 12 is a diagram showing one sampling circuit of the sampling circuit group shown in FIG.
제 13 도는 제 11 도의 샘플링 회로군의 동작예를 도시한 파형도이다.FIG. 13 is a waveform diagram showing an operation example of the sampling circuit group of FIG.
제 12 도는 샘플링 회로는 제 2 도에 도시한 샘플링 회로와 비교하여 아날로그 신호 전압 샘플용의 샘플 홀드 회로(12) 대신에 제 1 디지탈 데이타 샘플 홀드 회로(42) 및 디지탈·아날로그 변환 회로(43)이 이용되고 있는 점이 다르고, 제어 회로(11), 전압 팔로워 회로(13) 및 출력 단자(15)는 동일하므로 제 2 도와 동일부호를 붙인다.The sampling circuit shown in FIG. 12 is a first digital data sample hold circuit 42 and a digital-analog conversion circuit 43 instead of the sample hold circuit 12 for analog signal voltage samples compared with the sampling circuit shown in FIG. The points of use are different, and since the control circuit 11, the voltage follower circuit 13, and the output terminal 15 are the same, the same reference numerals are used for the second diagram.
상기 제 1 디지탈 샘플 홀드 회로(42)는, 예를 들면 4비트의 디지탈 데이타 신호(D0-D3)이 입력하여 대응하는 제어 회로(11)에서 공급되는 샘플이 신호(S 및 ФS)에 의해 신호(D0-D3)을 샘플 홀드한다.The first digital sample hold circuit 42 receives, for example, a sample supplied with a 4-bit digital data signal D0-D3 and supplied from a corresponding control circuit 11. The signals D0-D3 are sampled and held by S and ФS.
이 제 1 디지탈 데이타 샘플 홀드 회로(42)는 디지탈 데이타 신호(D0-D3)이 대응하여 입력해서 샘플링신호(ФS)에 의해 구동되는 클럭·인버터[42i1(i=0-3)]과, 이 클럭 인버터(43i1)에 대응하여 다음 단에 접속된 인버터[42i2(i=0-3)]와, 이 인버터(42i1)에 대응하여 역 병렬 접속되어 샘플링 신호(S)에 의해 구동되는 클럭·인버터[42i3(k=0-3)]으로 이루어지고, 상기 인버터(42i1)의 출력단에 샘플 홀드 전압(DS0-DS3)이 얻어진다.The first digital data sample hold circuit 42 includes a clock inverter 42i1 (i = 0-3) that the digital data signals D0-D3 correspondingly input and are driven by the sampling signal? S. Inverter 42i2 (i = 0-3) connected to the next stage corresponding to clock inverter 43i1, and inversely connected in correspondence to this inverter 42i1, and the sampling signal ( It consists of a clock inverter 42i3 (k = 0-3) driven by S), and a sample hold voltage DS0-DS3 is obtained at the output terminal of the inverter 42i1.
상기 디지탈·아날로그 변환 회로(43)은 대응하는 제 1 디지탈 데이타 샘플 홀드 회로(41)에서 공급되는 샘플 홀드 전압(DS0-DS3)을 디지탈·아날로그 변환하는 것으로 디지탈 처리 회로(45)와 샘플 홀드 회로(12)로 이루어진다.The digital-analog converting circuit 43 digital-analog converts the sample hold voltage DS0-DS3 supplied from the corresponding first digital data sample hold circuit 41 to perform the digital processing circuit 45 and the sample-hold circuit. It consists of 12.
상기 디지탈 처리 회로(45)의 한예는 디지탈·아날로그 변환 개시 신호(L)에서 제 2 샘플링 신호(ФL 및L)을 생성하은 인버터(4504 및 4505)와, 상기 제 1 디지탈 데이타 샘플 홀드 회로(42)의 출력 전압을 상기 제 2 샘플링 신호(ФL 및L)에 의해 샘플 홀드하는 제 2 디지탈 데이타 샘플 홀드 회로와, 이 회로의 출력신호(DS0-DS3)과 디지탈 신호(T0-T3)을 비교하여 일치 검출시에 제 3 샘플링 신호(ФDA 및DA)를 발생하는 타이밍 제어 회로로 이루어진다.One example of the digital processing circuit 45 includes the second sampling signal? L and the digital-analog conversion start signal L. FIG. L and the output voltages of the inverters 4504 and 4505 and the first digital data sample hold circuit 42 are generated by the second sampling signals? L and The second digital data sample hold circuit sampled and held by L) is compared with the output signals DS0-DS3 and the digital signals T0-T3 of the circuit, and the third sampling signal? DA and And a timing control circuit for generating DA).
상기 제 2 디지탈 데이타 샘플 홀드 회로는 상기 샘플 홀드 전압(DS0-DS3)이 대응하여 입력해서 제 2 샘플링 신호(ФL)에 의해 구동되는 클럭, 인버터[45i1(i=0-3)]과, 이 클럭, 인버터(45i1)에 대응하여 다음단에 접속된 인버터[45i2(i=0-3)]와, 이 인버터(45i2)에 대응하여 역 병렬 접속되어 제 2 샘플링 신호(L)에 의해 구동되는 클럭, 인버터[45i3(i=0-3)]으로 이루어지고 상기 인버터(45i1)의 출력단에 제 2 샘플 홀드 전압(DL0-DL3)이 얻어진다.The second digital data sample hold circuit includes a clock and an inverter 45i1 (i = 0-3) that the sample hold voltages DS0-DS3 correspondingly input and are driven by the second sampling signal? L. The inverter 45i2 (i = 0-3) connected to the next stage corresponding to the clock and the inverter 45i1, and the second sampling signal ( A clock driven by L), an inverter 45i3 (i = 0-3), and a second sample hold voltage DL0-DL3 is obtained at the output of the inverter 45i1.
상기 타이밍 제어 회로는 상기 제 2 샘플 홀드 전압(DL0-DL3)이 대응하여 한쪽의 입력단으로 입력하고 디지탈 신호(T0-T3)이 대응해서 다른쪽의 입력단으로 입력하는 OR 게이트[46i1(i=0-3)]과, 상기 제 2 샘플 홀드 전압(DL0-DL3)이 대응하여 한쪽의 입력단으로 입력하고 디지탈 신호(T0-T3)이 대응하여 다른쪽의 입력단으로 입력하는 NAND 게이트[46i2(i=0-3)]와, 이들 NAND 게이트(46i2)의 각 출력 및 상기 OR 게이트(46i1)의 각 출력이 대응하여 입력하는 NAND 게이트[46i3(i=0-3)]과, 이들 NAND 게이트(46i3)의 각 출력이 입력하는 NAND 게이트(4604)와, 이 NAND 게이트(4604)의 출력[제 3 샘플링 신호 ФDA)]에서 상보적인 신호(DA)를 생성하기 위한 인버터(4605)로 이루어진다.The timing control circuit has an OR gate 46i1 (i = 0) in which the second sample hold voltage DL0-DL3 corresponds to one input terminal and the digital signal T0-T3 correspondingly inputs to the other input terminal. -3) and the NAND gate 46i2 (i =) in which the second sample hold voltage DL0-DL3 corresponds to one input terminal and the digital signal T0-T3 corresponds to the other input terminal. 0-3), NAND gates 46i3 (i = 0-3) corresponding to the respective outputs of these NAND gates 46i2 and the respective outputs of the OR gate 46i1, and these NAND gates 46i3; Signal complementary to the NAND gate 4604 inputted by each output of the < RTI ID = 0.0 >)< / RTI > An inverter 4605 for generating DA).
상기 디지탈 신호(T0-T3)은 상기 디지탈, 아날로그 변환 개시 신호(L)의 타이밍에 동기하여 내용이 단계적으로 변환하기 시작하는 신호이다.The digital signals T0-T3 are signals whose contents start to be converted step by step in synchronization with the timing of the digital and analog conversion start signal L. FIG.
상기 샘플 홀드 회로(12)는 디지탈, 아날로그 변환 개시 타이밍에 동기하여 크기가 선형으로 변화하기 시작하는 아날로그 전압(VL)이 입력하고, 상기 디지탈 처리 회로(45)에서 공급되는 제 3 샘플링 회로(ФDA 및DA)에 의해 상기 아날로그 전압(VL)을 샘플 홀드하여 샘플 홀드 전압(VH)를 출력한다. 제 12 도중의 디지탈, 아날로그 변환 회로(43)에 따르면, 4비트의 디지탈 데이타 신호(D0-D3)에 대한 샘플 홀드 전압(DS0-DS3)의 내용에 따라서 디지탈 신호(T0-T3)의 내용과 일치하는 타이밍이 결정되고, 크기가 선형으로 변화하는 아날로그 전압(VL)을 상기 타이밍에서 샘플 홀드하는 동작에 의해 디지탈, 아날로그 변환이 가능하다.The sample hold circuit 12 is inputted with an analog voltage VL whose magnitude starts to change linearly in synchronization with the digital and analog conversion start timing, and is supplied with the third sampling circuit ФDA supplied from the digital processing circuit 45. And The analog voltage VL is sampled and held by DA) to output a sample hold voltage VH. According to the digital and analog conversion circuit 43 in the twelfth time, the contents of the digital signals T0-T3 and the contents of the sample hold voltages DS0-DS3 for the 4-bit digital data signals D0-D3 are used. The matching timing is determined, and digital and analog conversion are possible by the operation of sample-holding the analog voltage VL whose magnitude changes linearly at the timing.
따라서, 상기 제 2 실시예의 집적 회로에 따르면, 상기 제 1 실시예의 집적 회로와 비교하여 디지탈 데이타 신호(D0-D3)을 샘플링 하여 그것에 따른 아날로그 전압(VH)를 출력하는 점이 다르고 제 1 실시예와 동일한 효과가 얻어진다.Therefore, according to the integrated circuit of the second embodiment, compared with the integrated circuit of the first embodiment, the digital data signals D0-D3 are sampled and the analog voltage VH corresponding thereto is output. The same effect is obtained.
또, 제 11 도중의 제어 회로(11a-11n), 제 1 디지탈 데이타 샘플 홀드 회로(42a-42n), 디지탈, 아날로그 변환 회로(43a-43n), 전압 팔로워 회로(13a-13n) 및 출력 단자(15a-15n)을 칼라 액정 표시를 위한 3색에 대응하여 각각 3계통 설치함으로써 칼라 액정 표시 구동용 집적 회로를 구성할 수 있다.In addition, the control circuits 11a-11n, the first digital data sample hold circuits 42a-42n, the digital and analog converter circuits 43a-43n, the voltage follower circuits 13a-13n, and the output terminals (11) By providing three systems 15a-15n corresponding to three colors for color liquid crystal display, an integrated circuit for driving a color liquid crystal display can be configured.
제 14 도는 제 11 도의 샘플링 회로군의 변형예를 도시한 것이다.FIG. 14 shows a modification of the sampling circuit group of FIG.
이 샘플링 회로군은 제 7 도에 도시한 샘플링 회로군과 마찬가지로 어드레스 카운터(300)을 구비하고, 각 샘플링 회로의 제어 회로(31a-31n)이 제 8 도에 도시한 바와 같은 어드레스 디코더(311)을 각각 갖는 점이 다르며, 그 이외는 동일하므로 제 11 도와 동일한 부호를 붙인다.This sampling circuit group includes an address counter 300 similarly to the sampling circuit group shown in FIG. 7, and the control circuits 31a-31n of each sampling circuit have an address decoder 311 as shown in FIG. Are different from each other, and since they are identical, the same reference numerals are assigned to the eleventh degree.
제 15 도는 제 14 도의 샘플링 회로군중의 1개의 샘플링 회로를 취출하여 도시한 회로도로, 제 8 도 또는 제 12 도와 동일 부분에는 동일 부호를 붙인다.FIG. 15 is a circuit diagram showing one sampling circuit in the sampling circuit group of FIG. 14, with the same reference numerals as in FIG. 8 or 12. FIG.
제 14 도에 도시한 샘플링 회로군을 갖는 집적 회로에 따르면, 제 10 도에 도시한 바와 같이 액정 표시 패널(2) 상의 액정 표시부(3)의 수평 방향의 에지 양변을 따라 설치해서 사용할 수 있다.According to the integrated circuit having the sampling circuit group shown in FIG. 14, as shown in FIG. 10, it can be provided along the edges in the horizontal direction of the liquid crystal display unit 3 on the liquid crystal display panel 2 and used.
또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본원 발명의 이해를 돕기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정하고자 하는 것은 아니다.In addition, drawing reference numbers which refer to the respective constituent requirements of the claims of the present application are provided to aid the understanding of the present invention, and are not intended to limit the technical scope of the present invention to the embodiments shown in the drawings.
상기한 바와 같이 본 발명에 따르면, 샘플링 신호의 파형을 정확히 설정하기 용이하고, 2개의 샘플링 회로가 동시에 샘플링하는 오동작을 방지할 수 있으며, 제어 회로의 패턴을 저전압 대응 회로 패턴으로 설계할 수 있게 되어, 마스크 패턴의 대형화를 방지함과 동시에 고속화에 따른 소비 전력 증가를 억제할 수 있는 샘플링 회로를 실현할 수 있다.As described above, according to the present invention, it is easy to accurately set the waveform of the sampling signal, to prevent the malfunction of sampling by the two sampling circuits at the same time, and to design the pattern of the control circuit as the low voltage corresponding circuit pattern. In addition, it is possible to realize a sampling circuit which can prevent the mask pattern from being enlarged and at the same time suppress the increase in power consumption due to the high speed.
Claims (14)
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP91-257773 | 1991-10-04 | ||
JP25777391 | 1991-10-04 | ||
JP4225693A JPH05273940A (en) | 1991-10-04 | 1992-08-25 | Integrated circuit for liquid crystal display drive |
JP92-225693 | 1992-08-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR930008709A KR930008709A (en) | 1993-05-21 |
KR960003963B1 true KR960003963B1 (en) | 1996-03-25 |
Family
ID=17310905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920018102A KR960003963B1 (en) | 1991-10-04 | 1992-10-02 | Driving integration circuit for lcd |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH05273940A (en) |
KR (1) | KR960003963B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5576737A (en) * | 1993-12-22 | 1996-11-19 | Seiko Epson Corporation | Liquid crystal drive device, liquid crystal display device, and liquid crystal drive method |
AU1145697A (en) * | 1995-11-30 | 1997-06-19 | Micron Display Technology, Inc. | High speed data sampling system |
JP3777913B2 (en) * | 1999-10-28 | 2006-05-24 | 株式会社日立製作所 | Liquid crystal driving circuit and liquid crystal display device |
-
1992
- 1992-08-25 JP JP4225693A patent/JPH05273940A/en active Pending
- 1992-10-02 KR KR1019920018102A patent/KR960003963B1/en active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
JPH05273940A (en) | 1993-10-22 |
KR930008709A (en) | 1993-05-21 |
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