KR960003532B1 - Address transition detecting circuit of semiconductor memory device - Google Patents

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KR960003532B1
KR960003532B1 KR1019930016364A KR930016364A KR960003532B1 KR 960003532 B1 KR960003532 B1 KR 960003532B1 KR 1019930016364 A KR1019930016364 A KR 1019930016364A KR 930016364 A KR930016364 A KR 930016364A KR 960003532 B1 KR960003532 B1 KR 960003532B1
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삼성전자주식회사
김광호
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Abstract

The circuit includes a number of address conversion detecting and pulse generating devices which generate address conversion detecting pulse with period by detecting the change of address level which is inputted to the input node and connected to a number of addresses inputted to the semiconductor memory device respectively, gating devices which generate gating output corresponding the address conversion detecting pulse in response to the control enable signal by inputting the address conversion detecting pulses and control signal, and output devices generating output of address conversion detecting signal with period in the response to the address conversion detecting pulse.

Description

반도체 메모리 장치의 어드레스 변환 감지 회로Address Translation Sensing Circuit of Semiconductor Memory Device

제1도는 종래의 기술에 의한 어드레스 변환 감지 회로.1 is an address translation detection circuit according to the prior art.

제2도는 제1도의 어드레스 변환 감지 펄스의 출력 파형도.2 is an output waveform diagram of the address translation sense pulse of FIG.

제3도는 제1도에 따른 각 신호의 출력 파형도.3 is an output waveform diagram of each signal according to FIG.

제4도는 본 발명에 따른 어드레스 변환 감지 회로, 및4 is an address translation detection circuit according to the present invention, and

제5도는 제4도에 따른 각 신호의 출력 파형도이다.5 is an output waveform diagram of each signal according to FIG. 4.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스의 변환을 감지하여 어드레스 변환 감지신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an address translation detection circuit of a semiconductor memory device for detecting an address translation and generating an address translation detection signal.

일반적으로 반도체 메모리 장치는 메모리 셀에 데이타를 써넣거나 또는 메모리 셀로부터 데이타를 독출하는 경우, 다수의 메모리셀 중 하나의 메모리 셀을 지정하기 위해 변화되는 어드레스를 감지하여 소정 레벨을 가지는 어드레스 변환 감지 신호를 발생하는 회로를 구비하고 있으며, 이를 어드레스 변환 감지 회로라 칭한다. 이러한 어드레스 변환 감지 신호를 이용하여 반도체 메모리 장치의 각 소자의 동작을 제어함으로써 반도체 메모리 장치의 전체적 기능을 효율적으로 제어할 수 있다.In general, when a semiconductor memory device writes data to or reads data from a memory cell, the semiconductor memory device senses an address change having a predetermined level by detecting an address that is changed to designate one of the plurality of memory cells. A circuit for generating a signal is provided, which is called an address translation detection circuit. By using the address translation detection signal to control the operation of each element of the semiconductor memory device it is possible to efficiently control the overall function of the semiconductor memory device.

제1도는 종래의 기술에 의한 어드레스 변환 감지 회로를 보이는 도면이다.1 is a view showing an address translation detection circuit according to the prior art.

제1도에 도시된 어드레스 변환 감지 회로는 어드레스 An을 입력하여 소정 시간 지연하여 반전출력하는 인버터 5, 10, 15와, 인버터 15의 출력 신호와 어드레스 신호 An(n=0∼n)을 논리 조합하는 NOR 게이트 20과, 인버터 15의 출력 신호와 어드레스 신호 An을 논리 조합하는 NAND 게이트 25와, NAND 게이트 25의 출력 신호를 반전하는 인버터 30으로 구성되어 어드레스 변환 감지 펄스 ATPBn 및 ATPn을 발생하는 어드레스 변환 감지 펄스 발생 회로 300을 구비하고 있다. 또한 제1도의 어드레스 변환 감지 회로는 어드레스 변환 감지 펄스 ATPBn 및 ATPn이 게이트에 입력되는 NMOS 트랜지스터 80, 85, … 105와, 로우 어드레스 래치 신호 PRAL이 입력되는 인버터 70과, 로우 어드레스 래치 신호 PRAL과 인버터 45의 출력 신호가 입력되는 NAND 게이트 40과, NAND 게이트 40의 출력 신호가 게이트에 입력되는 PMOS 트랜지스터 30으로 구성되어 어드레스 변환 감지 신호 ATSB을 발생하는 어드레스 변환 감지 신호 발생 회로 400을 구비하고 있다. 어드레스 변환 감지 신호 발생 회로 400은 래치 구성의 인버터 60, 65와, 출력단에 위치하여 어드레스 변환 감지 신호 ATSB를 더 정형화하여 출력하는 인버터 100, 115를 더 구비하고 있다. 이때, 로우 어드레스 래치 신호 PRAL은 DRAM의 로우 어드레스 버퍼가 로우 어드레스를 소정 시간 래치한 후 발생하는 신호이다.The address translation detection circuit shown in FIG. 1 is a logical combination of inverters 5, 10, and 15 that input address An and delay the output for a predetermined time, and output signals of the inverter 15 and address signals An (n = 0 to n). An NOR gate 20 configured to logically combine the output signal of the inverter 15 and the address signal An, and an inverter 30 which inverts the output signal of the NAND gate 25 to generate an address conversion detection pulse ATPBn and ATPn. A sensing pulse generating circuit 300 is provided. In addition, the address translation detection circuit of FIG. 1 includes NMOS transistors 80, 85,... Where the address translation detection pulses ATPBn and ATPn are input to the gate. 105, an inverter 70 to which the row address latch signal PRAL is input, a NAND gate 40 to which the row address latch signal PRAL and the output signal of the inverter 45 are input, and a PMOS transistor 30 to which the output signal of the NAND gate 40 is input to the gate. And an address translation detection signal generating circuit 400 for generating the address translation detection signal ATSB. The address translation detection signal generating circuit 400 further includes inverters 60 and 65 having a latch configuration, and inverters 100 and 115 positioned at the output terminal to further output the address translation detection signal ATSB. At this time, the row address latch signal PRAL is a signal generated after the row address buffer of the DRAM latches the row address for a predetermined time.

상기 제1도에서는 설명의 편의를 도모하고자 어드레스 변환 감지 펄스 발생 회로 300를 하나만을 도시하였으나, 이는 각각의 어드레스 신호에 대응하여 설치됨에 유의 하여야 한다. 예를 들면, 어드레스 신호가 10개(A1, A2∼A9, A10)인 경우에는 상기 10개의 어드레스신호들 각각에 대응하는 갯수로 설치된다.In FIG. 1, only one address conversion detection pulse generation circuit 300 is shown for convenience of description, but it should be noted that these are installed corresponding to each address signal. For example, when ten address signals A1, A2 to A9 and A10 are provided, the number corresponding to each of the ten address signals is provided.

제2도는 제1도의 어드레스 변환 감지 펄스 발생 회로 300의 어드레스 변환 감지 펄스 ATPn 및 ATPBn의 출력 파형도를 보이는 도면이다. 논리 “로우” 상태의 어드레스 An(n=0∼n)가 인버터 5, 10, 15를 통하여 소정 시간 지연된 후 노드 N1에서 논리 “하이” 상태의 전위가 설정된다. 노드 N1에 설정된 논리 “하이” 상태의 신호는 NOR 게이트 20으로 입력되어, 논리 “로우” 상태의 어드레스 변환 감지 펄스 ATPBn이 발생한다. 노드 N1에 설정된 논리 “하이” 상태의 신호는 NAND 게이트 25로 입력되어 노드 N2에는 논리 “하이” 상태의 신호가 설정되고, 노드 2에 설정된 신호는 인버터 30을 통하여 논리 “로우” 상태의 어드레스 변환 감지 펄스 ATPn이 발생한다. 소정 시간이 경과한 후, 어드레스 신호 An이 논리 “로우” 상태에서 논리 “하이” 상태로 천이하면, 어드레스 변환 감지 펄스 ATPn이 발생하고, 논리 “하이” 상태의 어드레스가 논리 “로우”로 다시 천이하면, 어드레스 변환 감지 펄스 ATPBn이 발생한다.FIG. 2 is a view showing output waveform diagrams of the address translation detection pulses ATPn and ATPBn of the address conversion detection pulse generation circuit 300 of FIG. 1. After the address An (n = 0 to n) in the logic "low" state is delayed for a predetermined time through the inverters 5, 10 and 15, the potential of the logic "high" state is set at the node N1. The logic "high" state signal set at node N1 is input to NOR gate 20 to generate an address translation sense pulse ATPBn in a logic "low" state. The logic “high” state signal set at node N1 is input to NAND gate 25 so that the logic “high” state signal is set at node N2, and the signal set at node 2 is address-translated at logic “low” state through inverter 30. A sense pulse ATPn is generated. After a predetermined time has elapsed, if the address signal An transitions from the logic "low" state to the logic "high" state, an address translation detection pulse ATPn occurs, and the address of the logic "high" state transitions back to the logic "low" state. Then, an address translation detection pulse ATPBn is generated.

제1도에 도시된 바와 같이 어드레스 변환 감지 펄스 발생 회로 300에서 발생된 어드레스 변환 감지 펄스 ATPn 및 ATPBn은 어드레스 변환 감지 신호 ATSB를 발생하는 어드레스 변환 감지 신호 발생회로 400으로 입력된다.As shown in FIG. 1, the address translation detection pulses ATPn and ATPBn generated by the address translation detection pulse generation circuit 300 are input to the address translation detection signal generation circuit 400 that generates the address translation detection signal ATSB.

어드레스 변환 감지 펄스 발생 회로 300의 출력 신호 ATPBn 및 ATPn은 어드레스 변환 감지 신호 발생 회로 400의 NMOS 트랜지스터 80, 85, …105의 게이트에 각각 인가됨을 알 수 있다.The output signals ATPBn and ATPn of the address translation detection pulse generating circuit 300 are NMOS transistors 80, 85,... It can be seen that each is applied to the gate of 105.

제1도 및 제3도를 참조하여 종래의 기술에 의한 어드레스 변환 감지 회로의 동작을 설명한다.The operation of the conventional address translation detection circuit will be described with reference to FIGS. 1 and 3.

논리 “로우” 상태의 로우 어드레스 래치 신호 PRAL은 인버터 70 및 NAND 게이트 40으로 입력된다. 논리 “로우” 상태의 로우 어드레스 래치 신호 PRAL은 인버터 70을 통하여 논리 “하이” 상태로 반전되어 트랜지스터 75를 도통시키고, 이에 의해 노드 N3의 전위는 논리 “로우” 상태의 접지전압 레벨을 가진다. 노드 N3에 설정된 논리 “로우” 상태의 전위는 인버터 110 및 115를 통하여 논리 “로우” 상태의 어드레스 변환 감지 신호 ATSB를 발생한다.The row address latch signal PRAL in the logic “low” state is input to inverter 70 and NAND gate 40. The row address latch signal PRAL in a logic "low" state is inverted to a logic "high" state through inverter 70 to conduct transistor 75, whereby the potential at node N3 has a ground voltage level in a logic "low" state. The potential of the logic "low" state set at node N3 generates an address translation detection signal ATSB in the logic "low" state via inverters 110 and 115.

소정 시간 경과 후, 로우 어드레스 래치 신호 PRAL이 논리 “로우” 상태에서 논리 “하이”로 변한다. 로우 어드레스 래치 신호 PRAL은 인버터 70에 의해 반전되어 NMOS 트랜지스터 75를 비도통신킨다. 이때 노드 N4의 전위는 논리 “하이” 상태를 유지하고 있으므로 NAND 게이트 40의 출력신호는 논리 “로우” 상태가 된다. 따라서, PMOS 트랜지스터 35는 도통되어 노드 N3는 전원전압 레벨의 논리 “하이” 상태를 유지하게 되어 논리 “하이” 상태의 어드레스 변환 감지 신호 ATSB가 발생된다. 이때, 제1도의 어드레스 변환 감지 회로는 프리차아지 상태에 있게 된다.After a predetermined time elapses, the row address latch signal PRAL changes from a logic "low" state to a logic "high". The row address latch signal PRAL is inverted by inverter 70 to de NMOS transistor 75. At this time, since the potential of the node N4 is maintained at the logic "high" state, the output signal of the NAND gate 40 is at the logic "low" state. Therefore, the PMOS transistor 35 is turned on so that the node N3 maintains the logic "high" state of the power supply voltage level, and the address translation detection signal ATSB of the logic "high" state is generated. At this time, the address translation detection circuit of FIG. 1 is in the precharge state.

어드레스 신호 A1 … An이 논리 “로우” 상태에서 논리 “하이”로 천이하면 논리 “하이” 상태의 어드레스 변환 감지 펄스 ATP1 … ATPn가 발생하여 제1도의 NMOS 트랜지스터 80, 90 … 100의 게이트 단자에 입력되어 NMOS 트랜지스터 80, 90, … 100을 도통시킨다. 따라서, 논리 “로우” 상태의 어드레스 변환 감지 신호 ATSB가 발생한다. 소정시간 경과 후, 어드레스 변환 감지 펄스 APTn이 논리 “하이” 상태로 논리 “로우” 상태로 천이하면, 논리 “하이” 상태의 어드레스 변환 감지 신호 ATSB가 발생한다.Address signal A1... When An transitions from a logic “low” state to a logic “high”, the address translation sense pulse ATP1… in the logic “high” state. ATPn is generated so that the NMOS transistors 80, 90... NMOS transistors 80, 90,... Turn on 100. Thus, the address translation detection signal ATSB in the logic " low " state is generated. After a predetermined time elapses, when the address translation detection pulse APTn transitions from the logic "high" state to the logic "low" state, the address translation detection signal ATSB in the logic "high" state is generated.

그러나 종래의 기술에 있어서, 어드레스 변환 감지신호 ATSB의 출력 파형이 제3도에 도시된 바와 같이 일정하게 발생하지 않는 문제점이 있었다. 왜냐하면, 어드레스 변환 감지 신호의 펄스폭은 노드 Q에 설정되는 전위에 따라 설정되나, 어드레스 변환되는 수가 적으면 노드 Q의 전하가 충분히 접지전압단으로 방전되지 않으므로, 어드레스 변환 감지 신호 ATSB가 완전한 신호 레벨을 형성하지 못한다.However, in the related art, there is a problem that the output waveform of the address translation detection signal ATSB does not occur constantly as shown in FIG. This is because the pulse width of the address translation detection signal is set according to the potential set at the node Q. However, if the number of address conversions is small, the charge of the node Q is not sufficiently discharged to the ground voltage terminal, so that the address translation detection signal ATSB is at a complete signal level. Does not form.

이에 의해 반도체 메모리 장치의 동작 속도가 저하될 뿐만 아니라, 오동작을 일으키는 문제점이 있었다. 또한 다수의 트랜지스터의 사용으로 인한 면적의 증가로 인하여 전체적인 동작 효율이 저하되는 문제점이 있었다.As a result, not only the operation speed of the semiconductor memory device is lowered, but also there is a problem that causes malfunction. In addition, there is a problem that the overall operating efficiency is lowered due to the increase in the area due to the use of a plurality of transistors.

따라서, 본 발명의 목적은 어드레스의 레벨이 변환되는 수에 관계없이 일정한 펄스폭을 가지는 어드레스 변환 감지 신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 펄스 발행 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide an address translation detection pulse issuing circuit of a semiconductor memory device which generates an address translation detection signal having a constant pulse width regardless of the number of address levels to be converted.

본 발명의 다른 목적은 데이타 버스 라인 수를 줄여 면적이 최소화된 반도체 메모리 장치의 어드레스 변환 감지 펄스 발생 회로를 제공함에 있다.Another object of the present invention is to provide an address translation detection pulse generating circuit of a semiconductor memory device having a reduced area by reducing the number of data bus lines.

본 발명의 또 다른 목적은 고속의 동작이 가능하며, 구동 능력이 뛰어난 반도체 메모리 장치의 어드레스 변환 감지 펄스 발생 회로를 제공함에 있다.It is still another object of the present invention to provide an address translation detection pulse generation circuit of a semiconductor memory device capable of high speed operation and excellent driving ability.

이러한 본 발명의 목적은 어드레스 An의 상태 변환을 감지하여 어드레스 변환 감지 신호 ATSB를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 있어서, 상기 어드레스 An을 입력하여 각 어드레스의 상태 변화에 대응하여 소정 주기를 가지는 각각의 어드레스 변환 감지 펄스 ATPn를 발생시키는 어드레스 변환 감지 펄스 발생 수단과, 상기 어드레스 변환 감지 펄스 ATPn와 제어 신호를 논리 조합하여 논리 신호를 발생하는 게이팅 수단과, 상기 논리 신호와 제어 신호를 논리 조합하여 상기 어드레스 변환 감지 신호 ATSB를 출력하는 출력수단을 구비함을 특징으로 하는 어드레스 변환 감지회로를 제공함으로써 달성된다.An object of the present invention is an address translation detection circuit of a semiconductor memory device that detects a state transition of an address An and generates an address translation detection signal ATSB, wherein the address An is input to perform a predetermined period in response to a state change of each address. Address translation detection pulse generating means for generating respective address translation detection pulses ATPn, gating means for generating a logic signal by logically combining the address translation detection pulse ATPn and a control signal, and logical combination of the logic signal and the control signal. And an output means for outputting the address translation detection signal ATSB.

본 발명에 의한 제4도의 어드레스 변환 감지 회로 및 제5도에 도시된 타이밍도를 참조하여 본 발명을 상세히 설명한다.The present invention will be described in detail with reference to the address translation sensing circuit of FIG. 4 and the timing diagram shown in FIG.

본 발명에 의한 제4도의 어드레스 변환 감지 회로의 구성은, 어드레스 An를 입력하여 소정 시간 지연한 후 어드레스의 반전 신호를 출력하는 인버터 120, 125, 130와, 어드레스의 반전 신호와 어드레스 An를 입력받아 제1펄스를 발생하는 NOR 게이트 135와, 어드레스의 반전 신호와 어드레스 An을 입력으로 하는 NAND 게이트 140 및 NAND 게이트 140의 출력 신호를 반전하여 제2펄스를 발생하는 인버터 145와, 제1펄스와 제2펄스가 입력되는 NOR 게이트 150 및 NOR 게이트 150의 출력 신호를 반전하는 인버터 155를 구비하여 어드레스 변환 감지 펄스 ATPn을 발생하는 어드레스 변환 감지 펄스 발생 회로 500을 구비하고 있다.According to the configuration of the address conversion detection circuit of FIG. 4 according to the present invention, an inverter 120, 125, 130 for inputting an address An and delaying a predetermined time and outputting an inverted signal of an address, and an inverted signal of the address and an address An are received. A NOR gate 135 for generating a first pulse, an inverter 145 for generating a second pulse by inverting the output signals of the NAND gate 140 and the NAND gate 140 having the address inversion signal and the address An as inputs, and the first pulse and the first pulse. An address translation detection pulse generation circuit 500 including an NOR gate 150 into which two pulses are input and an inverter 155 for inverting an output signal of the NOR gate 150 and generating an address conversion detection pulse ATPn is provided.

또한 제4도의 어드레스 변환 감지 회로는 어드레스 변환 감지 펄스 ATPn 중 어드레스 변환 감지 펄스 ATP1, ATP2 및 로우 어드레스 래치 신호 PRAL의 반전신호를 입력하고 논리 신호를 발생하는 NOR 게이트 160과, 어드레스 변환 감지 펄스 ATP3, ATP4 및 로우 어드레스 래치 신호 PRAL의 반전신호를 입력하고 논리 신호를 발생하는 NOR 게이트 65와, 어드레스 변환 감지 펄스 ATPn-1, ATPn 및 로우 어드레스 래치 신호 PRAL의 반전신호를 입력하고 논리 신호를 발생하는 NAND 게이트 170과, NOR 게이트 160, 165, 170으로 부터 발생되는 각각의 논리 신호를 조합하여 논리 신호를 발생하는 NOR 게이트 175로 구성된 게이팅 회로 600를 구비하고 있다.In addition, the address translation detection circuit of FIG. 4 includes a NOR gate 160 for inputting an inverted signal of the address translation detection pulses ATP1, ATP2 and the row address latch signal PRAL among the address translation detection pulses ATPn, and generating a logic signal, an address translation detection pulse ATP3, NOR gate 65 for inputting the inverted signal of ATP4 and row address latch signal PRAL and generating a logic signal, and NAND for inputting the inverted signal of address translation detection pulses ATPn-1, ATPn and row address latch signal PRAL and generating a logic signal. A gating circuit 600 including a gate 170 and a NOR gate 175 for generating a logic signal by combining the respective logic signals generated from the NOR gates 160, 165, and 170 is provided.

또한, 제4도의 어드레스 변환 감지 회로는 상기 NAND 게이트 175의 출력 신호를 소정 시간 지연하여 반전신호를 출력하는 인버터 180, 185, 190들과, 상기 인버터 190의 출력 신호와 NAND 게이트 175의 출력 신호를 논리 조합하여 펄스 신호를 발생하는 NAND 게이트 195와, NAND 게이트 195의 출력 신호와 로우 어드레스 래치 신호 PBAL을 조합하는 NAND 게이트 200과, NAND 게이트 200의 출력 신호를 반전하여 로우 어드레스 감지 신호 ATSB를 출력하는 인버터 205로 구성된 출력 회로 700를 구비하고 있다.In addition, the address translation detection circuit of FIG. 4 may output inverters 180, 185, and 190 that output an inverted signal by delaying the output signal of the NAND gate 175 by a predetermined time, and output signals of the inverter 190 and an output signal of the NAND gate 175. NAND gate 195 for generating a pulse signal by logical combination, NAND gate 200 for combining the output signal of NAND gate 195 and row address latch signal PBAL, and output signal of NAND gate 200 to invert the row address sensing signal ATSB. An output circuit 700 composed of an inverter 205 is provided.

상기 제4도와 같이 구성된 에서는 설명의 편의를 도모하고자 어드레스 변환 감지 펄스 발생 회로 500을 하나만을 도시하였으나, 이는 제1도에서 전술한 바와 같이 각각의 어드레스 신호에 대응하여 설치됨에 유의 하여야 한다. 예를 들면, 어드레스 신호가 10개(A1, A2∼A9, A10)인 경우에는 상기 10개의 어드레스신호들 각각에 대응하는 갯수로 설치된다.In FIG. 4, only one address translation detection pulse generation circuit 500 is illustrated for convenience of description. However, it is to be noted that this is provided corresponding to each address signal as described above with reference to FIG. 1. For example, when ten address signals A1, A2 to A9 and A10 are provided, the number corresponding to each of the ten address signals is provided.

지금, 논리 “로우” 상태의 어드레스 An(n=0∼n)가 어드레스 변환 감지 펄스 회로 500에 입력되면, 어드레스 An은 인버터 120, 125, 130을 통하여 소정 시간 지연되어 노드 N5에는 논리 “하이” 상태의 신호가 설정된다. 또한 논리 “로우” 상태의 어드레스 신호 An은 NOR 게이트 135 및 NAND 게이트 140에 직접 인가된다. 이에 의해 노드 P1에는 논리 “로우” 상태의 신호가 설정되고, 노드 P2에는 논리 “하이” 상태의 신호가 설정된다. 노드 P2에 설정된 신호는 인버터 145에 의해 반전되어 노드 P3에는 논리 “로우” 상태의 신호가 설정된다. 노드 P1 및 P3에 설정된 논리 “로우” 상태의 신호는 NOR 게이트 150에 입력되어 노드 P4에는 논리 “하이” 상태의 신호가 설정된다. 노드 P4의 신호는 인버터 155에 의해 반전되어 출력된다. 그리하여 어드레스 변환 감지 회로 500으로 부터 발생되는 어드레스 변환 감지 펄스 ATPn는 논리 “로우” 상태를 유지한다.Now, when the address An (n = 0 to n) in the logic "low" state is input to the address translation sense pulse circuit 500, the address An is delayed for a predetermined time through the inverters 120, 125, and 130, and the node "N5" is logic "high". The signal of status is set. In addition, the address signal An in the logic “low” state is applied directly to the NOR gate 135 and the NAND gate 140. As a result, a signal in a logic "low" state is set at node P1, and a signal in a logic "high" state is set at node P2. The signal set at the node P2 is inverted by the inverter 145 so that the signal in the logical "low" state is set at the node P3. The logic "low" state signals set at nodes P1 and P3 are input to NOR gate 150 and the logic "high" state signal is set at node P4. The signal of the node P4 is inverted and output by the inverter 155. Thus, the address translation sense pulse ATPn, generated from the address translation detection circuit 500, remains in a logic " low " state.

상기 어드레스 변환 감지 회로 500으로 부터 발생되는 어드레스 변환 감지 펄스 ATPn 중 어드레스 변환 감지 펄스 ATP1, ATP2 및 로우 어드레스 래치 신호 PRAL의 반전신호는 NOR 게이트 160으로 입력되어 노드 P5에는 논리 “로우” 상태의 신호가 설정되고, 어드레스 변환 감지 펄스 ATP3, ATP4 및 로우 어드레스 래치 신호 PRAL의 반전신호는 NOR 게이트 165로 입력되어 노드 P6에는 논리 “로우” 상태의 신호가 설정된다. 또한, 상기 어드레스 변환 감지 펄스 ATPn-1, ATPn 및 로우 어드레스 래치 신호 PRAL의 반전신호는 NOR 게이트 170에 입력되어 노드 P7에는 논리 “로우” 상태의 신호가 설정된다. 따라서, 상기 노드 P5, P6, P7에 설정되는 논리 “로우” 상태의 신호는 NAND 게이트 170으로 입력되어 노드 P8에는 논리 “하이-” 상태의 신호가 설정된다.The inverted signals of the address translation detection pulses ATP1, ATP2, and the row address latch signal PRAL among the address translation detection pulses ATPn generated by the address translation detection circuit 500 are input to the NOR gate 160, and a logic "low" state signal is applied to the node P5. The inverted signals of the address translation sense pulses ATP3, ATP4, and the row address latch signal PRAL are input to the NOR gate 165, and a signal of a logic " low " state is set at the node P6. In addition, the inversion signals of the address translation detection pulses ATPn-1, ATPn, and the row address latch signal PRAL are input to the NOR gate 170, and a node having a logic "low" state is set at the node P7. Therefore, the logic "low" state signals set at the nodes P5, P6, and P7 are input to the NAND gate 170, and the logic "high-" state signal is set at the node P8.

한편, 상기 NAND 게이트 175의 출력 노드 P8에 설정된 신호는 인버터 180, 185, 195를 통하여 소정 시간 지연된 후 노드 P9의 출력을 논리 “하이” 상태로 설정한다. 노드 P9에 설정된 논리 “하이” 상태의 신호와 논리 “로우” 상태의 로우 어드레스 배치 신호 PRAL은 NAND 게이트 195로 입력되어, 노드 P10에는 논리 “하이” 상태의 신호가 설정된다 노드 P10에 설정된 신호는 로우 어드레스 래치 신호 PRAL과 NAND 게이트 200으로 입력된다. 이에 의해 노드 P11에는 논리 “하이” 상태의 신호가 설정되고, 노드 P11의 신호는 인버터 205에 의해 반전된 후 논리 “로우” 상태의 어드레스 변환 감지 신호 ATSB가 발생된다.Meanwhile, the signal set at the output node P8 of the NAND gate 175 is delayed by a predetermined time through the inverters 180, 185, and 195, and sets the output of the node P9 to a logic “high” state. The logic "high" state signal at node P9 and the row address placement signal PRAL in logic "low" state are input to NAND gate 195, and the signal at logic "high" state is set at node P10. The row address latch signal PRAL is input to the NAND gate 200. As a result, a signal having a logic "high" state is set at the node P11, and the address translation detection signal ATSB having a logic "low" state is generated after the signal at the node P11 is inverted by the inverter 205.

로우 어드레스 래치 신호 PRAL은 어드레스 An 보다 먼저 논리 “하이” 상태로 인에이블된다. 로우 어드레스 래치 신호 PRAL이 논리 “로우” 상태에서 논리 “하이” 상태로 천이하면, 노드 P5, P6, P7에는 각각 논리 “하이” 상태의 신호가 설정되어 NAND 게이트 175로 입력된다. 따라서 노드 P8에는 논리 “로우” 상태의 신호가 설정된다. 노드 P8에는 논리 “로우” 상태의 신호는 출력 회로 700으로 입력되어 논리 “하이” 상태의 어드레스 변환 감지 신호 ATSB를 발생한다.The row address latch signal PRAL is enabled to a logical “high” state prior to address An. When the row address latch signal PRAL transitions from a logic "low" state to a logic "high" state, a signal of a logic "high" state is set to nodes P5, P6, and P7, respectively, and are input to the NAND gate 175. Node P8 is therefore set to a logic "low" state signal. At node P8, a signal in a logic "low" state is input to output circuit 700 to generate an address translation detection signal ATSB in a logic "high" state.

로우 어드레스 래치 신호 PRAL이 논리 “로우” 상태에서 논리 “하이” 상태로 천이한 후 소정 시간이 경과하면, 어드레스 신호 An이 논리 “로우” 상태에서 논리 “하이” 상태로 천이한다. 논리 “하이” 상태의 어드레스 신호 An이 어드레스 변환 감지 회로 500에 입력되면, 노드 P1에는 논리 “로우” 상태의 신호가 설정되며, 노드 P3에는 논리 “하이” 상태의 신호가 설정된다. 노드 P1 및 노드 P3에 설정된 신호는 NOR 게이트 150으로 입력되고, 이에 의해 노드 P4에는 논리 “로우” 상태의 신호가 설정된다. 노드 P4에 설정된 신호는 인버터 155에 의해 반전되어 논리 “하이” 상태의 어드레스 변환 감지 펄스 ATPn가 발생한다.When a predetermined time elapses after the row address latch signal PRAL transitions from the logic "low" state to the logic "high" state, the address signal An transitions from the logic "low" state to the logic "high" state. When the address signal An in the logic "high" state is input to the address translation detection circuit 500, the signal in the logic "low" state is set at node P1, and the signal in the logic "high" state is set at node P3. The signals set at the nodes P1 and P3 are input to the NOR gate 150, whereby the signals in the logic "low" state are set at the node P4. The signal set at node P4 is inverted by inverter 155 to generate an address translation sense pulse ATPn in a logic "high" state.

어드레스 변환 감지 펄스 ATPn이 논리 “로우” 상태에서 논리 “하이” 상태로 변환되어 게이팅 회로 600으로 입력되면, 노드 P5, P6, P7에는 각각 논리 “로우” 상태의 신호가 설정되어 NAND 게이트 175로 입력된다. 따라서, 노드 N8에는 논리 “하이” 상태의 신호가 설정된다. 노드 N8에 설정된 논리 “하이” 상태의 신호는 출력 회로 700으로 입력되면, 논리 “하이” 상태를 유지하던 어드레스 변환 감지 신호 ATSB는 논리 “로우”로 천이한 후 네거티브 펄스를 발생한다.When the address translation sense pulse ATPn is converted from the logic “low” state to the logic “high” state and input to the gating circuit 600, the signals of the logic “low” state are set to nodes P5, P6, and P7 respectively and input to the NAND gate 175. do. Thus, the node N8 is set with a signal of a logic "high" state. When the logic "high" state signal set at node N8 is input to the output circuit 700, the address translation detection signal ATSB, which maintained the logic "high" state, transitions to the logic "low" and generates a negative pulse.

이와 같이 본 발명에 의한 어드레스 변환 감지 회로에 의하여 정확한 펄스 형태를 가지는 어드레스 변환 감지 신호가 안정되게 발생됨을 알 수 있다.As described above, it can be seen that the address translation detection signal having the correct pulse shape is stably generated by the address translation detection circuit according to the present invention.

본 발명에 의한 어드레스 변환 감지 회로에 의하여 어드레스 변환되는 어드레스 수에 관계없이 일정한 펄스 폭을 가지는 어드레스 변환 감지 신호를 발생할 수 있을 뿐만 아니라, 데이타 버스 라인 수를 줄여 어드레스 변환 감지 회로의 면적을 최소화 시키고, 고속의 동작이 가능하며, 구동 능력이 향상되는 효과가 있다.In addition to generating an address translation detection signal having a constant pulse width regardless of the number of addresses converted by the address translation detection circuit according to the present invention, the number of data bus lines is reduced to minimize the area of the address translation detection circuit, High speed operation is possible and the driving ability is improved.

Claims (6)

어드레스의 상태 변환을 감지하여 어드레스 변환 감지 신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 있어서, 입력노드가 상기 반도체 메모리 장치에 입력되는 다수의 어드레스들의 각각에 독립적으로 접속되며 상기 입력노드로 입력되는 어드레스 레벨의 변화를 검출하여 소정의 주기를 갖는 어드레스 변환 감지 펄스를 발생시키는 다수의 어드레스 변환 감지 펄스 발생 수단과, 상기 다수의 어드레스 변환 감지 펄스 발생수단들로 부터 각각 출력되는 어드레스 변환 감지 펄스들과 제어 신호를 입력하여, 상기 제어신호의 인에이블에 응답하여 상기 어드레스 변환 감지 펄스들중 하나를 게이팅 출력하는 게이팅 수단과, 상기 제어신호의 인에이블에 응답하여 상기 게이팅 수단으로 부터 출력되는 어드레스 변환 감지 펄스에 응답하여 소정의 주기를 갖는 어드레스 변환 감지 신호를 출력하는 출력수단을 구비함을 특징으로 하는 어드레스 변환 감지 회로.An address translation sensing circuit of a semiconductor memory device that detects a state transition of an address and generates an address translation detection signal, wherein an input node is independently connected to each of a plurality of addresses input to the semiconductor memory device and input to the input node. A plurality of address translation sense pulse generating means for detecting a change in the address level to generate an address translation sense pulse having a predetermined period, and address translation sense pulses respectively output from the plurality of address translation sense pulse generating means And gating means for inputting a control signal and gating one of the address conversion detection pulses in response to the enable of the control signal, and an address conversion output from the gating means in response to the enable of the control signal. Respond to sense pulses An address translation circuit for detection characterized in that over an output means for outputting the address conversion detection signal having a predetermined period. 제1항에 있어서, 상기 제어 신호는 로우 어드레스 래치 신호임을 특징으로 하는 어드레스 변환 감지 회로.The address translation sensing circuit of claim 1, wherein the control signal is a row address latch signal. 제2항에 있어서, 상기 제어 신호는 상기 어드레스 변환 감지 펄스보다 더 빨리 인에이블 됨을 특징으로 하는 어드레스 변환 감지 회로.The address translation sensing circuit of claim 2, wherein the control signal is enabled faster than the address translation sensing pulse. 어드레스의 상태 변환을 감지하여 어드레스 변환 감지 신호를 발생하는 반도체 메모리 장치의 어드레스 변환 감지 회로에 있어서, 어드레스(An)를 입력하여 상기 어드레스를 소정 시간 지연한 후 제1반전 신호를 입력하는 제1반전회로(120,125,130)과, 상기 반전 신호와 상기 어드레스를 입력받아 제1펄스를 발생하는 제1펄스 발생 회로(135)와, 상기 반전 신호와 상기 어드레스를 입력으로 하여 제2펄스를 발생하는 제2펄스 발생 회로(140,145)와, 상기 제1펄스와 상기 제2펄스를 논리 조합하여 어드레스 변환 감지 펄스(ATPn)를 출력하는 게이팅 회로(150,155)을 가지는 어드레스 변환 감지 펄스 발생 수단과, 상기 어드레스 변환 감지 펄스와 제어 신호를 입력하여 각각의 논리 신호를 발생하는 게이팅 회로(160,165,170)과, 상기 게이팅 회로(160,105,170)의 각 출력 신호를 논리 조합하여 논리 신호를 발생하는 게이팅 회로(175)를 가지는 게이팅 수단(600)과, 상기 게이팅 수단(600)의 출력 신호를 입력하여 소정 시간 지연한 후 제2반전 신호를 출력하는 제2반전 회로(180,185,190)와, 상기 제2반전 신호와 상기 게이팅 수단(600)의 출력 신호를 입력하여 제3펄스를 발생하는 제3펄스 발생 수단(195)과, 상기 제3펄스 발생 수단과 상기 제어 신호(PRAL)를 논리 조합하여 어드레스 변환 감지 신호(ATSB)를 출력하는 게이팅 회로(200,205)을 가지는 출력 수단(700)을 구비함을 특징으로 하는 어드레스 변환 감지 회로.An address translation sensing circuit of a semiconductor memory device that detects a state transition of an address and generates an address translation detection signal, comprising: a first inversion of inputting an address and delaying the address for a predetermined time and then inputting a first inversion signal; A circuit (120, 125, 130), a first pulse generating circuit (135) for receiving the inverted signal and the address to generate a first pulse, and a second pulse for generating a second pulse using the inverted signal and the address as inputs; Address conversion detection pulse generating means having generation circuits 140 and 145, gating circuits 150 and 155 for logically combining the first pulse and the second pulse to output an address conversion detection pulse ATPn, and the address conversion detection pulse. And gating circuits 160, 165 and 170 for inputting control signals to generate respective logic signals, and the respective output signals of the gating circuits 160, 105 and 170. Gating means (600) having a gating circuit (175) for generating a logical signal by combining, and a second inverting circuit for inputting an output signal of the gating means (600), delaying a predetermined time, and outputting a second inversion signal. (180, 185, 190), a third pulse generating means 195 for generating a third pulse by inputting the second inverted signal and the output signal of the gating means 600, the third pulse generating means and the control signal ( And an output means (700) having a gating circuit (200, 205) for outputting an address translation detection signal (ATSB) by logical combination of the PRALs. 제5항에 있어서, 상기 제어 신호는 로우 어드레스 래치 신호(PRAL)임을 특징으로 하는 어드레스 변환 감지 회로.6. The address translation sensing circuit of claim 5, wherein the control signal is a row address latch signal (PRAL). 제6항에 있어서, 상기 제어 신호는 상기 어드레스 변환 감지 펄스(PRAL) 보다 더 빨리 인에이블 됨을 특징으로 하는 어드레스 변환 감지 회로.7. The address translation sensing circuit of claim 6, wherein the control signal is enabled faster than the address translation sensing pulse PRAL.
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