KR960002669B1 - 주파수 신서사이저 - Google Patents
주파수 신서사이저 Download PDFInfo
- Publication number
- KR960002669B1 KR960002669B1 KR1019930023109A KR930023109A KR960002669B1 KR 960002669 B1 KR960002669 B1 KR 960002669B1 KR 1019930023109 A KR1019930023109 A KR 1019930023109A KR 930023109 A KR930023109 A KR 930023109A KR 960002669 B1 KR960002669 B1 KR 960002669B1
- Authority
- KR
- South Korea
- Prior art keywords
- output
- signal
- phase
- mode
- phase detector
- Prior art date
Links
- 238000012886 linear function Methods 0.000 claims abstract description 5
- 230000001131 transforming effect Effects 0.000 claims abstract description 3
- 230000000737 periodic effect Effects 0.000 claims description 4
- 238000010295 mobile communication Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
내용 없음.
Description
제1도는 종래 주파수 신서사이저의 블럭도.
제2도는 본 발명에 따른 주파수 신서사이저의 블럭도.
제3도는 본 발명에 따른 주파수 신서사이저의 롬(ROM)에 저장된 파형도.
제4도는 본 발명에 따른 주파수 신서사이저의 각단 출력파형도.
* 도면의 주요부분에 대한 부호의 설명
11 : 롬(ROM) 12 : 체배기
13 : 합산기 14 : 제1모드
15 : 위상 검출기 16 : 제2모드
17 : D/A변환기 18 : 모듈 카운터
19 : 위상 조정기 20 : 주파수 명령기
21 : 전압제어 발진기(VCO)
본 발명은 이동통신 시스템 등에 사용되는 주파수 신서사이저에 관한 것으로서, 특히 시분할 다중 접속(TDMA) 또는 주파수 분할 다중 접속(FDMA)통신에서 빠른 절체시간(handoff time)과 좁은 채널 밴드폭을 갖는 시스템에 적당하도록 한 주파수 신서사이저에 관한 것이다.
일반적으로 이동통신 시스템 등에 사용되는 종래 주파수 신서사이저는 제1도에 도시된 바와 같이 소정주기의 안정된 주파수를 발생하고 위상동기루프의 채널을 결정하는 기준주파수 발진기(1)와, 상기 기준주파수 발진기(2)의 출력위상과 타측단으로부터 인가되는 주파수의 위상을 비교하여 위상 오차신호를 발생시키는 위상비교기(2)와, 상기 위상오차 신호를 적분하여 직류성분을 출력하고 위상동기루프의 특성을 결정하는 루프필터(3)와, 상기 루프필터(3)의 직류전압에 비례하는 주파수를 발생하는 전압제어 발진기(4)와, 상기 전압제어 발진기(4) 출력주파수를 소정 대역의 주파수로 낮추어 위상비교기(2)에 전송하는 주파수분배기(5)로 구성되어 있다.
상기와 같이 이루어진 종래 주파수 신서사이서는 먼저 안정된 기준주파수 발진기(1)에서 발생되는 신호과전압제어 발진기(4)에서 발생된 신호를 기준 주파수와 비교할 수 있는 낮은 주파수로 만들어 위상비교기(2)에서 위상비교를 한 후 그 출력으로 위상 오차신호를 받는다.
통상적으로 비교되는 두 주파수는 좁은 대역폭을 갖고 있는 일종의 펄스신호이며 그로인해 발생되는 위상오차 신호는 비교되는 주파수 성분을 갖고 있는 구형파 형태로 나타난다.
따라서 상기 신호를 적분동작을 하는 루프필터(3)에 인가하면, 비교주파수 성분을 억제한 신호가 형성되어 거의 직류 전압이 출력된다. 이때 나타나는 비교주파수 성분은 전압제어 발진기(4)의 출력에서 세력이 강한 스퓨리어스(spurious)로 나타나므로 지역통과필터 또는 적분동작을 하는 루프필터(3)의 성능은 상당히 중요하며, 위상동기루프의 특성이 루프필터(3)에서 결정된다.
그러므로 루프필터(3)의 동작으로 스퓨리어스를 더욱 억압하여 전압제어 발진기(4)의 출력파형을 향상되게 만들면 위상동기루프의 동기시간이 오래 걸리며 위상동기루프의 안정성에도 문제가 야기된다.
보통 일반적인 주파수 신서사이저에서 얻을 수 있는 스퓨리어스의 세기는 -55dBc 정도이며, 동기시간은 최대 1㎳ 정도 얻을 수 있다.
상기와 같은 종래 주파수 신서사이저는, 특성상 스퓨리어스의 세력과 동기시간에 한계가 있으므로 점차 요구되는 시분할 다중접속 및 주파수 분할 다중접속 방식의 이동통신 시스템에서 빠른 절체시간(handoff time)과 좁은 채널 대역폭을 만족시킬 수가 없게 됨으로써 이동통신 시스템의 성능 저하를 가져오는 문제점이 발생하게 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 루프필터를 디지털 신호 처리하는 감산기로 대체함으로서 빠른 동기시간을 갖출 수 있고, 더 낮은 스퓨리어스 세력을 갖출 수 있는 주파수 신서사이저를 구성함에 따라 시분할 다중접속(TDMA) 또는 주파수분할 다중접속(FDMA)용 디지털 시스템, 특히 이동통신용 시스템에서 핸드오프 시간을 줄이고, 채널 대역폭을 좁힘으로서 전체적인 통신효율을 향상시켜 고객들에게 더 나은 통신 서비스를 제공할 수 있도록 한 주파수 신서사이저를 제공하는데 본 발명의 목적이 있는 것이다.
본 발명은 0∼Nn까지의 세력을 갖는 선형함수의 출력이 프로그램으로 저장된 롬(11)과, 상기 롬(11)의 출력단에 연결되어 주파수명령기(20)에 의해 지정된 숫자만큼 롬(11) 출력신호를 체배하는 체배기(12)와, 상기 체배기(12)의 출력신호 및 타측단의 입력신호를 합산하여 위상오차를 보상하는 합산기(13)와, 상기 합산기(13)의 출력단에 연결되어 입력신호를 0∼N0까지의 세기를 갖는 주기함수로 변환시키는 제1모드(14)와, 상기 제1모드(14)의 출력신호와 타측단에서 입력되는 신호의 위상을 비교하여 위상오차 함수를 출력하는 위상검출기(15)와, 상기 위상검출기(15)의 출력단에 연결되어 위상오차 함수를 직류전압화하는 제2모드(16)와, 상기 제2모드(16)의 출력전압을 아날로그 신호로 전환하는 D/A변환기(17)와, 상기 D/A변환기(17)의 출력단에 연결되어 입력전압에 비례하는 주파수를 발생시키는 전압제어 발진기(21)와, 상기 전압제어 발진기(21)의 출력신호를 구형파 형태로 갖는 낮은 주파수로 변형시켜 위상검출기(15)에 전송하는 모듈 카운터(18)와, 상기 위상검출기(15)의 출력단 및 합산기(13) 사이에 연결되어 상기 위상검출기(15)의 변형된 차이를 계산하여 합산기(13)로 인가하는 위상조정기(19)를 포함하여 이루어진다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 주파수 신서사이저의 블럭도로서, "0"에서 "Nn"까지의 세력을 갖는 선형함수의 출력을 프로그램으로 내장된 롬(11)의 출력단에는 체배기(12)를 통해 합산기(13)로 연결되며, 상기 합산기(13)의 출력단에는 "0"에서 "N0" 까지의 세기를 갖는 주기함수로 변환시키는 제1모드(14)를 거쳐 위상검출기(15)에 접속되고, 상기 위상검출기(15)의 출력측에는 위상오차 함수를 직류 전압화하는 제2모드(16) 및 D/A변환기(17)와 전압제어 발진기(21)를 통해 출력단(OUT)을 인출함과 동시에 구형파 형태를 갖는 낮은 주파수로 변형시켜 상기 위상검출기(15)에 전송하는 모듈 카운터(18)가 연결되어 있다.
또한 상기 체배기(12)의 일측단에는 원하는 주파수를 얻기위해 임의의 숫자를 출력하는 주파수명령기(20)가 접속되는 한편 상기 합산기(13)의 일측단 및 위상검출기(15)의 출력단 사이에는 위상오차 전압이 변형되면 그 변형된 차를 계산하는 위상조정기(19)가 접속되어 구성된다.
상기와 같이 이루어진 본 발명은, "0"에서 "N0"까지의 세력을 갖는 선형함수가 프로그램으로 내장된 롬(11)에서 제3도와 같은 함수가 발생될 경우 이의 신호와 원하는 주파수를 얻기 위해 소정의 숫자를 발생시키는 주파수명령기(20)의 출력신호에 따라 체배기(12)에서 롬(11)의 출력신호를 소정배수로 체배한 다음 합산기(13)를 통해 제1모드(14)로 전송된다.
이때 상기 제1모드(14)는 상기 체배기(12)로부터 입력되는 신호를 "0"에서 "N0"까지의 세기를 갖는 주기함수로 변환(제4a도)시킨 후 위상검출기(15)와 제2모드(16)를 통해 D/A변환기(17)에 인가됨으로서 아날로그 신호로 전환되어 전압제어 발진기(21)에 의해 아날로그 신호에 비례하는 주파수를 출력(OUT)하게 된다.
한편 상기 전압제어 발진기(21)의 출력 주파수는 모듈 카운터(18)로 인가되어 제3b도와 같은 파형으로 변조하여 위상검출기(15)로 귀환시킴에 따라 상기 위상검출기(15)는 제1모드(14)와 모듈 카운터(18)로부터 입력되는 두 신호의 위상을 감산해 줌으로서 제3c도와 같이 ±N0의 세기를 갖는 구형파 펄스를 발생하게 되고, 상기 구형화 펄스는 제2모드(16)로 인가되어 -N0/2, N0/2 범위내에서 제3d도와 같은 직류전압을 쉽게 획득할 수 있게 된다.
따라서 상기 직류전압은 전술한 바와 같이 D/A변환기(17)에 인가됨으로서 아날로그 신호로 전환되어 전압제어 발진기(21)에 의해 아날로그 신호에 비례하는 주파수를 출력(OUT)하게 된다.
또한 위상검출기(15)에서 일어나는 신호의 변화는 이득조정기(19)에서 그 변화량을 계산하여 위상검출기(15)에 입력되는 신호에 그 변화량 만큼 교정하기 위하여 전단의 합산기(13)로 입력하여 전압제어 발진기(21)에 입력되는 전압을 일정하게 유지시키게 된다.
이상에서 상술한 바와 같이 루프필터를 디지털 신호 처리하는 감산기로 대체함으로서 빠른 동기신간을 갖출 수 있으며, 더 낮은 스퓨리어스 세력을 갖출 수 있는 주파수 신서사이저를 구성함에 따라 시분할 다중접속(TDMA) 또는 주파수분할 다중접속(FDMA)용 디지탈 시스템, 특히 이동통신용 시스템에서 핸드오프 시간을 줄이고, 채널 대역폭을 좁힘으로서 전체적인 통신효율을 향상시켜 고객들에게 더 나은 통신서비스를 제공할 수 있는 것이다.
Claims (1)
- 0∼Nn까지의 세력을 갖는 선형함수의 출력이 프로그램으로 저장된 롬(11)과, 상기 롬(11)의 출력단에 연결되어 주파수명령기(20)에 의해 지정된 숫자만큼 롬(11) 출력신호를 체배하는 체배기(12)와, 상기 체배기(12)의 출력신호 및 타측단의 입력신호를 합산하여 위상오차를 보상하는 합산기(13)와, 상기 합산기(13)의 출력단에 연결되어 입력신호를 0∼N0까지의 세기를 갖는 주기함수로 변환시키는 제1모드(14)와, 상기 제1모드(14)의 출력신호와 타측단에서 입력되는 신호의 위상을 비교하여 위상오차 함수를 출력하는 위상검출기(15)와, 상기 위상검출기(15)의 출력단에 연결되어 위상오차 함수를 집류전압화하는 제2모드(16)와, 상기 제2모드(16)의 출력전압을 아날로그 신호로 전환하는 D/A변환기(17)와, 상기 D/A변환기(17)의 출력단에 연결되어 입력전압에 비례하는 주파수를 발생시키는 전압제어 발진기(21)와, 상기 전압제어 발진기(21)의 출력신호를 구형파 형태를 갖는 낮은 주파수로 변형시켜 위상검출기(15)에 전송하는 모듈 카운터(18)와, 상기 위상검출기(15)의 출력단 및 합산기(13) 사이에 연결되어 상기 위상검출기(15)의 변형된 차이를 계산하여 합산기(13)로 인가하는 위상조정기(19)를 포함하여서 된 것을 특징으로 하는 주파수 신서사이저.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930023109A KR960002669B1 (ko) | 1993-11-02 | 1993-11-02 | 주파수 신서사이저 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930023109A KR960002669B1 (ko) | 1993-11-02 | 1993-11-02 | 주파수 신서사이저 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950016030A KR950016030A (ko) | 1995-06-17 |
| KR960002669B1 true KR960002669B1 (ko) | 1996-02-24 |
Family
ID=19367198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930023109A KR960002669B1 (ko) | 1993-11-02 | 1993-11-02 | 주파수 신서사이저 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960002669B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3463828B2 (ja) * | 1994-11-21 | 2003-11-05 | ソニー株式会社 | 送信機 |
| KR100456117B1 (ko) * | 2002-07-16 | 2004-11-06 | 엘지전자 주식회사 | 무선단말기의 송화부품케이스 |
| KR101755128B1 (ko) | 2015-01-23 | 2017-07-19 | 최해용 | 가상현실 극장 구조 |
-
1993
- 1993-11-02 KR KR1019930023109A patent/KR960002669B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950016030A (ko) | 1995-06-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4800342A (en) | Frequency synthesizer of the fractional type | |
| US4758802A (en) | Fractional N synthesizer | |
| CA2048646C (en) | Fractional n/m synthesis | |
| US7126429B2 (en) | Digital phase locked loop with selectable normal or fast-locking capability | |
| KR100884170B1 (ko) | 위상동기루프용 디지털 위상 검출기 | |
| EP0644657B1 (en) | Phase-locked oscillator circuit | |
| US5790614A (en) | Synchronized clock using a non-pullable reference oscillator | |
| CA1294013C (en) | Frequency modulation in phase-locked loops | |
| US7868949B2 (en) | Circuit arrangement and method for locking onto and/or processing data, in particular audio, T[ele]v[ision] and/or video data | |
| JPS61245629A (ja) | Ｎ分数型周波数シンセサイザ | |
| US5351014A (en) | Voltage control oscillator which suppresses phase noise caused by internal noise of the oscillator | |
| US8947139B1 (en) | Apparatus for doubling the dynamic range of a time to digital converter | |
| CN110504962B (zh) | 数字补偿模拟小数分频锁相环及控制方法 | |
| JP2806059B2 (ja) | 位相同期ループシンセサイザ | |
| KR102090185B1 (ko) | 위상 잡음 최적화 장치 및 방법 | |
| US6509802B2 (en) | PLL-tuning system having a phase detector with a sampling frequency equal to a reference frequency | |
| US4464638A (en) | Universal digital frequency synthesizer using single side band techniques | |
| KR960002669B1 (ko) | 주파수 신서사이저 | |
| EP0378190B1 (en) | Digital phase locked loop | |
| JPH07143000A (ja) | 制御可能な発振器用の回路を使用する同期クロック生成方法 | |
| US6384650B1 (en) | Digital phase locked loop circuit | |
| US5530406A (en) | Frequency synthesizer having a phase-locked loop structure for fast generation of radio-frequency channels | |
| US6181758B1 (en) | Phase-locked loop with small phase error | |
| US5777464A (en) | Spectrum analyzer | |
| US5900751A (en) | Automatic frequency control circuit with simplified circuit constitution |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| N231 | Notification of change of applicant | ||
| LAPS | Lapse due to unpaid annual fee |