KR960002477A - 반도체 소자의 층간 콘택 방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조시 반도체 기판(200)의 활성영역(204) 및 층간 콘택(contact)이 필요한 다층 전도막(205,220,210)의 층간 콘택방법에 있어서, 콘택을 요하는 최상층에 존재하는 전도막(210)이 반도체 기판(200)의 활성영역(204) 및 하부 다수의 전도막(205,220) 중 예정된 적어도 어느 하나(220)와 동시에 콘택되는 것을 특징으로 하는 반도체 소자의 층간 콘택 방법에 관한 것으로, 하나의 콘택공정으로 두개 이상의 층(210,220) 및 활성영역(204)을 용이하게 콘택함으로써 콘택공정을 단순화시킬 수 있으며, 콘택의 수를 최소화시켜 오버랩 마진의 크기를 감소시킴으로써 넓은 능동영역을 확보할 수 있기 때문에 반도체 소자의 축소가 가능하여 수율을 향상시킬 수 있고 대량생산이 용이하고, 또한, 매립형 콘택을 사용하지 않음으로써 결함발생의 제어가 용이하며, 매립형 콘택의 부산물인 트랜치가 형성되지 않아 정전 유기 불량을 감소시킬 수 있는 반도체 소자의 층간 콘택 방법에 관한 것이다.

Description

반도체 소자의 층간 콘택 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2A도는 에스램(SRAM) 내의 층간 콘택을 나타내는 회로도,

제2B도는 본 발명의 일실시예에 따른 층간 콘택의 단면도.

Claims (3)

1. 반도체 소자 제조시 반도체 기판(200)의 활성영역(204) 및 층간 콘택(contact)이 필요한 다층 전도막(205,220,210)의 층간 콘택방법에 있어서, 콘택을 요하는 최상층에 존재하는 전도막(210)이 반도체 기판(200)의 활성영역(204) 및 하부 다수의 전도막(205,220,221) 중 예정된 적어도 어느 하나와 동시에 콘택되는 것을 특징으로 하는 반도체 소자의 층간 콘택 방법.
2. 제1항에 있어서, 상기 다층 전도막(205,220,221,210)은 2층 또는 3층 전도막인 것을 특징으로 하는 반도체 소자의 층간 콘택 방법.
3. 제1항에 있어서, 상기 콘택을 요하는 최상층에 존재하는 전도막(210)은 매립형(buried) 콘택을 이용하지 않고 직접 반도체 기판(200)의 활성영역(204)에 콘택하는 것을 특징으로 하는 반도체 소자의 층간 콘택 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.