KR960001342B1 - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- KR960001342B1 KR960001342B1 KR1019860008866A KR860008866A KR960001342B1 KR 960001342 B1 KR960001342 B1 KR 960001342B1 KR 1019860008866 A KR1019860008866 A KR 1019860008866A KR 860008866 A KR860008866 A KR 860008866A KR 960001342 B1 KR960001342 B1 KR 960001342B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- semiconductor
- gate electrode
- impurity concentration
- semiconductor region
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 259
- 239000012535 impurity Substances 0.000 claims description 76
- 239000000758 substrate Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 31
- 238000007667 floating Methods 0.000 claims description 24
- 230000002093 peripheral effect Effects 0.000 claims description 18
- 238000003860 storage Methods 0.000 claims description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- 229910052785 arsenic Inorganic materials 0.000 claims description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 7
- 230000006870 function Effects 0.000 claims 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 2
- 108091006146 Channels Proteins 0.000 description 29
- 239000010410 layer Substances 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 15
- 230000008569 process Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- 239000000969 carrier Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
내용 없음.No content.
Description
제1도는 본 발명의 실시예인 EPROM의 중요부인 단면도.1 is a cross-sectional view of an essential part of an EPROM which is an embodiment of the present invention.
제2도는 제1도에 도시한 EPROM의 메모리 셀을 구성하는 FET의 확대 단면도.2 is an enlarged cross-sectional view of a FET constituting a memory cell of the EPROM shown in FIG.
제3도는 제2도의 FET등을 구성하는 반도체 영역의 불순물 농도 분포를 도시한 도면.FIG. 3 is a diagram showing impurity concentration distribution in semiconductor regions constituting the FETs of FIG.
제4도 내지 제11도는 제1도의 EPROM의 제조 방법을 각 제조 공정마다 도시한 중요부의 단면도.4 to 11 are cross-sectional views of essential parts showing the manufacturing method of the EPROM shown in FIG. 1 for each manufacturing step.
제12도는 본 발명의 다른 실시예인 EPROM의 중요부의 단면도.12 is a sectional view of an essential part of an EPROM which is another embodiment of the present invention.
본 발명은 반도체 기억 장치에 관하여, 특히 불휘발성(不揮發性)(non-valatile) 기억 기능을 갖춘 반도체 기억 장치에 적용하여 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION Field of the Invention [0001] The present invention relates to a semiconductor memory device, and more particularly, to a technique effective by applying to a semiconductor memory device having a non-valatile memory function.
자외선(紫外線) 소거(消去)(erase)형의 불휘발성 기억 기능을 갖춘 반도체 기억 장치로써 EPROM(Erasable and Programable Read Only Memory)가 알려지고 있다. EPROM은 플로팅 게이트(floating gate) 전극 및 그 위에 스택(stak)된 콘트롤 (control) 전극을 가지며, 전하(harge)의 형태로 정보를 축적(store)하는 전계효과(電界效果) 트랜지스터(transistor)(FET)로 메모리 셀(memory cell)을 구성하고 있다. EPROM에서는 정보의 기억 효율을 향상해서 기억 시간을 단축함과 동시에, 호출 시간을 단축하는 것이 중요한 기술적 과제의 하나로 되어 있다.EPROM (Erasable and Programmable Read Only Memory) is known as a semiconductor memory device having an ultraviolet (erase) type nonvolatile memory function. The EPROM has a floating gate electrode and a control electrode stacked on it, and has a field effect transistor (storage) that stores information in the form of a charge. FET) constitutes a memory cell. In EPROM, it is one of the important technical problems to improve the storage efficiency of information, to shorten the storage time and to reduce the calling time.
기억 효율의 향상은 FET의 드레인(drain)영역(region) 근방의 전계 강도를 높이어, 플로팅 게이트 전극으로의 핫트 캐리어(hot arrier)의 주입량(注入量) (injection)을 증대하는 것으로 달성된다. 호출 시간의 단축은 FET의 찬넬(hannel)의 온(ON)저항을 저감하여 소오스(soure), 드레인(drain) 영역 사이에 흐르는 전류량을 증대하는 것으로 이루어진다.The improvement of the storage efficiency is achieved by increasing the electric field strength near the drain region of the FET and increasing the injection amount of the hot carrier to the floating gate electrode. The shortening of the call time consists of reducing the ON resistance of the channel of the FET to increase the amount of current flowing between the source and drain regions.
드레인 영역 근방의 전계 강도를 높이고, 또한 찬넬의 ON 저항을 저감하기 위하여, 메모리 셀의 FET를 짧은 찬넬화하는 것이 생각된다. 그러나, 찬넬 길이가 1.5μm 정도 이하의 미세(微細)한 FET를 형성하면 짧은 찬넬 효과에 의해 스렛쉬홀드 (threshold) 전압이 현저하게 변동하는 현상을 일으킨다.In order to increase the electric field strength near the drain region and reduce the ON resistance of the channel, it is conceivable to shorten the FET of the memory cell. However, when a fine FET having a channel length of about 1.5 μm or less is formed, a threshold voltage fluctuates significantly due to a short channel effect.
한편, EPROM의 메모리 어레이(array)의 주변회로(周邊回路)에 있어서, FET에 LDD(Lightly Doped Drain) 구조를 채용하는 것이 고려된다. 즉, 드레인 접합(接合)에서의 전계 강도를 완화하기 위하여, 드레인 영역을, 높은 불순물 농도의 반도체 영역과, 이 영역보다 낮은 불순물 농도로 또한 찬넬쪽에 마련된 반도체 영역(이하 lightly doped region이라 한다)으로 구성하는 것이다. 이 경우, 제조공정의 간략화등을 위해서 이 구성을 메모리셀이 적용하는 것이 고려된다.On the other hand, in the peripheral circuit of the memory array of the EPROM, it is considered to adopt a LDD (Lightly Doped Drain) structure for the FET. In other words, in order to alleviate the electric field strength at the drain junction, the drain region is composed of a semiconductor region having a high impurity concentration and a semiconductor region (hereinafter referred to as a lightly doped region) provided at a lower side with a lower impurity concentration than this region. To construct. In this case, it is considered that the memory cell applies this configuration in order to simplify the manufacturing process.
그러나 메모리 셀의 FET에 LDD 구조를 채용하면 다음에 기술하는 문제점을 일으킨다.However, adopting the LDD structure in the FET of the memory cell causes the following problem.
메모리셀의 FET의 라이트리 도오프(lightly doped) 영역은 주변회로의 FET 라이트리 도오프 영역과 같은 제조공정으로 형성되므로, 1×1013atoms/cm2정도의 낮은 불순물 농도로 형성된다. 이 때문에 반도체 기판과 라이트리 도오프 영역과의 사이에 낮은 불순물 농도끼리의 Pn 접합으로 헝성되어 드레인 영역 근방의 전계 강도가 적어지므로 메모리 셀의 기억효율이 저하한다.Since the lightly doped region of the FET of the memory cell is formed by the same manufacturing process as the FET lightly doped region of the peripheral circuit, it is formed with a low impurity concentration of about 1 × 10 13 atoms / cm 2 . For this reason, low impurity concentrations are formed between Pn junctions between the semiconductor substrate and the lightly doped region to decrease the electric field strength in the vicinity of the drain region, thereby reducing the memory efficiency of the memory cell.
라이트리 도오프 영역은 드레인 영역의 높은 불순물 농동 영역에 비해서 20∼ 100배가 큰 2KΩ/□ 정도의 저항치를 갖는다. 이 때문에, FET의 소오스 영역과 드레인 영역사이에 흐르는 전류량이 저하하기 때문에, 메모리셀의 호출 속도와 마진(margin)이 저하한다.The writely off-off region has a resistance value of about 2 K? / □ which is 20 to 100 times larger than the high impurity concentration region in the drain region. For this reason, since the amount of current flowing between the source region and the drain region of the FET decreases, the call speed and margin of the memory cell decrease.
이들의 문제를 해결하는 기술로서는 미국 특허 출원 제736,770호, May 22, 1985(일본국 특허 출원 소화 59-102555호)가 있다. 이 기술은 메모리 셀의 FET의 라이트리 도오프 영역을 주변 회로의 FET의 라이트리 도오프 영역보다도 높은 불순물 농도로 구성한 것이다.As a technique to solve these problems, US Patent Application No. 736,770, May 22, 1985 (Japanese Patent Application No. 59-102555). In this technique, the write-off area of the FET of the memory cell is composed of impurity concentration higher than that of the FET of the peripheral circuit.
그러나 본 발명자는 더욱 기억 효율을 향상하고 또 집적도(集積度)를 항상할 필요가 있다고 생각하고 있다.However, the inventors believe that it is necessary to further improve the storage efficiency and to always maintain the degree of integration.
본 발명의 목적은 EPROM의 기억 효율을 향상하는 것이 가능한 기술을 제공하근데 있다.It is an object of the present invention to provide a technique capable of improving the storage efficiency of an EPROM.
본 발명의 다른 목적은 EPROM의 집적도를 향상하는 것이 가능한 기술을 제공하는데 있다.Another object of the present invention is to provide a technology capable of improving the degree of integration of EPROM.
본 발명의 다른 목적은 EPROM의 높은 집적화, 높은 기억 효율화, 고속 호출화를 이룩하는 것이 가능한 기술을 제공하는데 있다.Another object of the present invention is to provide a technology capable of achieving high integration, high memory efficiency, and high speed call of EPROM.
본 발명의 다른 목적은, EPROM의 높은 집적화, 높은 기억 효율화, 고속 호출화를 도모함과 동시에 주변회로 소자의 전기적 특성을 향상하는 것이 가능한 기술을 제공하는데 있다.It is another object of the present invention to provide a technique capable of improving the integration of EPROM, high memory efficiency, high speed recall, and at the same time improving the electrical characteristics of peripheral circuit elements.
본 발명의 또 다른 목적은 플로팅 게이트 전극에 전하의 형태로 정보를 축적하는 전계 효과 트랜지스터로의 전하의 주입 효율을 향상하는 것이 가능한 기술을 제공하는데 있다.It is still another object of the present invention to provide a technique capable of improving the injection efficiency of charge into a field effect transistor that accumulates information in the form of charge on the floating gate electrode.
본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해서 명확하게 될 것이다.The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
본 출원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.Among the inventions disclosed in the present application, an outline of representative ones will be briefly described as follows.
메모리 셀을 LDD 구조의 MISFET로 구성하고, 드레인쪽의 라이트리 도오프 영역아래에, 반도체 기판과 같은 도전형(導電型)이며, 또한 그것보다도 높은 불순물 농도의 반도체 영역을 구성한다. 이로 인해, 드레인 영역 근방에 있어서의 전계 강도가 증가하는 결과, 핫트 캐리어의 발생량이 증가하므로, 기억 효율을 좋게한다.The memory cell is constituted by an MISFET having an LDD structure, and a semiconductor region having a conductivity type similar to that of a semiconductor substrate and having a higher impurity concentration is formed below the write-off region on the drain side. This increases the electric field strength in the vicinity of the drain region, resulting in an increase in the amount of hot carriers generated, thereby improving storage efficiency.
[실시예]EXAMPLE
본 발명의 실시예인 EPROM의 중요부의 단면을 제1도에 도시한다. 제1도는 읜쪽에 메모리 셀을 구성하는 FET Qm을 도시하며, 오른쪽엔 주변 회로를 구성하는 상보형(相補型)의 MISFET(Metal Insulator Field EffectTransistor) Qn과 Qp를 도시하고 있다.Fig. 1 shows a cross section of the essential part of the EPROM which is an embodiment of the present invention. FIG. 1 shows the FET Qm constituting the memory cell on the left side and the complementary metal insulator field effect transistor (MISFET) Qn and Qp constituting the peripheral circuit on the right side.
제1도에 있어서, 1은 단결정(單結晶) 실리콘(silicon)으로 되는 p-형의 반도체 기판, 2는 n-형의 웰(well) 영역이다. 3은 필드(field) 절연막이며, 반도체 소자(素子) 사이의 반도체 기판 1 또는 웰 영역 2의 주면(主面)위에 마련되어 있다. 4는 p형 또는 n형의 찬넬 스톱퍼(stopper) 영역이며, 반도체 소자 사이의 반도체 기판 1 또는 웰 영역 2의 주면에 마련되어 있다. 필드 절연막 3 및 찬넬 스톱퍼 영역 4는, 반도체 소자 사이를 전기적으로 분리한다.In FIG. 1, 1 is a p − type semiconductor substrate made of single crystal silicon, and 2 is an n − type well region. 3 is a field insulating film, and is provided on the main surface of the semiconductor substrate 1 or the
EPROM의 메모리 셀을 구성하는 MIS형 FET Qm은 제1도에 도시한 것과 같이, 필드 절연막 3으로 포위된 영역의 반도체 기판 1에 마련되어 있다. MISFET Qm은 반도체 기판 1, 제1의 게이트 절연막 6, 플로링 게이트 전극 7, 제2의 게이트 절연막 8A, 콘트롤 게이트 전극 9, 1대(對)의 n형 및 n+형의 반도체 영역 10 및 12로 되는 소오스, 드레인 영역으로 구성되어 있다.The MIS type FET Qm constituting the memory cell of the EPROM is provided in the semiconductor substrate 1 in the region surrounded by the
EPROM의 주변 회로를 구성하는 n찬넬 MISFET Qn 또는 p찬넬 MISFET Qp는 필드 절연막 3으로 포위된 영역의 반도체 기판 1 또는 웰 영역 2의 주변부에 마련되어 있다. MISFET Qn은, 반도체 기판 1, 게이트 절연막 8B, 게인트 전극 9, 1대의 n-형 및 n+형의 반도체 영역 10A 및 12로 되는 소오스, 드레인 영역으로 구성되어 있다. MISFET Qp는 웰 영역 2, 게이트 절연막 8B, 게이트 전극 9 및 1대의 p+형의 반도체 영역 13으로 되는 소오스, 드레인 영역으로 구성되어 있다.The n-channel MISFET Qn or p-channel MISFET Qp constituting the peripheral circuit of the EPROM is provided at the periphery of the semiconductor substrate 1 or the
상기 게이트 전극 7에 핫트 전자(電子)가 주입되는 것에 의해서 MISFET Qm가 스렛쉬흘드 전압이 높게 된다. 이로 인해서, 정보 "0"에 대응한 높은 스렛쉬 흘드 전압을 가진 MISFET Qm과, 정보 "1"에 대응한 낮은 스렛쉬홀드 전압을 가진 MISFET Qm을 구성할 수가 있다. 게이트 전극 7은 제1층째의 도전층 형성공정으로 구성되고, 예를들면 다결정(多結晶) 실리콘막으로 구성되어 있다.Hot electrons are injected into the
콘트롤 게이트 전극 9 및 게이트 전극 9는 제2층째의 도전층 형성 공정으로 구성되고, 예를들면 다결정 실리콘막의 상부에 고융점(高融點) 금속 실리사이드(sillide) (MoSi2,TaSi2,TiSi2,WSi2)막이 마련된 폴리사이드(polycide)막으로 구성한다. 또 콘트롤 게이트 전극 9 및 게이트 전극 9는, 단층의 다결정 실리콘 막, 고융점 금속 (Mo,Ta,Ti,W)막, 고융점 금속 실리사이드막, 흑은 이들의 복합막(複合膜)으로 구성하여도 좋다. 콘트롤 게이트 전극 9는 그 연장 방향으로 배치된 그외의 메모리 MISFET Qm의 콘트롤 게이트 전극 9와 일체(一體)로 구성되어 EPROM 메모리 어레이의 워드 (word)선을 구성한다. MISFET Qn 및 Qp의 게이트 전극 9는 메모리 MISFET Qm의 플로링 게이트 전극 7과 같은 제조 공정으로 구성하여도 좋다. MISFET Qm의 n형의 반도체 영역 10과 MISFET Qm의 n-형의 반도체 영역 10A는 라이트리 도오프 영역으로서 사용된다. 즉 LDD 구조의 메모리 MISFET Qm 또는 MISFET Qn을 구성하도록 되어 있다. 반도체 영역 10과 10A는 반도체 영역 12와 찬넬 형성 영역과의 사이의 반도체 기판 1의 주면에 마련되어 있다.The
이와 같이 구성되는 MISFET Qm의 중요부의 단면을 제2도에 확대해서 도시하며, 반도체 영역 10, 반도체 영역 12등의 구체적인 불순물 농도 분포를 제3도에서 도시한다.An enlarged cross section of an important part of the MISFET Qm configured as described above is shown in FIG. 2, and specific impurity concentration distributions of the
MISFET Qm의 반도체 영역 10은, MISFET Qn의 반도체 영역 10A보다도 높은 농도로 구성되어 있다. 반도체 영역 10은 제3도에 부호 10으로 표시한 것과 같이, 예를들면 1019∼1020atom/cm3정도의 불순물 농도로 구성하고, 0.1∼0.15μm 정도의 저합 깊이로 구성한다. 반도체 영역 10A는 예를들면 1018atoms/cm3정도로 구성된다. 그리고, 반도체 기판 1은, 1015atoms/cm3정도의 불순물 농도로 구성한다.The
MISFET Qm의 반도체 영역 12는 제3도의 부호 12로 표시한 것과 같이, 예를들면 1020atoms/cm3이상의 불순물 농도로 구성하고, 0.25∼0.4μm 정도의 접합 깊이로 구성한다.The
MISFET Qm 게이트 전극 7과 9 아래의 반도체 기판 1의 주면, 즉 찬넬 영역 아래에는 반도체 기판 1보다도 높은 불순물 농도의 p형의 반도체 영역 5가 마련되어 있다.The p-
이 반도체 영역 5는 드레인 영역의 찬넬쪽의 끝에서 적어도 드레인 영역에 접한다. 이로 인해, 반도체 영역 5는 드레인 영역의 반도체 영역 10 아래와 찬넬 영역 아래에 형성된다.This
제3도에 부호 5로 표시한 것과 같이, 1016∼1017atoms/cm3정도의 불순물 농도로 구성되어 있다. 반도체 영역 5의 불순물 농도의 피이크(peak)는 반도체 영역 10과 같은 정도 또는 보다 깊은 위치로 된다. 이로 인해, 반도체 영역 5를 마련하여도 메모리 MISFET Qm의 찬넬 형성 영역 즉 게이트 전극 아래의 반도체 기판 1의 표면의 불순물 농도를 적게할 수가 있다. 따라서 메모리 MISFET의 스렛쉬 홀드 전압이 높아지는 것을 방지하여 찬넬 형성 영역의 저항치를 저감할 수가 있다.Article as it indicated by
메모리 MISFET Qm의 드레인쪽의 라이트리 도오프 영역(반도체 영역 10) 하부에 반도체 영역 5를 마련하는 것에 의해, 드레인 영역(반도체 영역 12)와 반도체 영역 5와의 사이의 pn접합을 높은 불순물 농도끼리의 접합으로 할 수가 있다. 이 결과 반도체 기판 1쪽으로의 공핍(空乏)(depletion) 영역의 신장이 억제된다.By providing the
공핍 영역의 신장을 억제할 수가 있으므로, 메모리 MISFET Qm의 드레인 영역 근방에 있어서의 전계 강도를 높일수가 있다. 따라서 정보로 되는 핫트 캐리어(에렉트론)의 발생량을 증가할 수가 있으므로, 메모리 셀로의 기억 효율을 향상할 수가 있다.Since the depletion of the depletion region can be suppressed, the electric field strength in the vicinity of the drain region of the memory MISFET Qm can be increased. Therefore, the amount of generation of hot carriers (electrons) serving as information can be increased, so that the storage efficiency of the memory cells can be improved.
또, 공핍 영역의 억제에 의해, 소오스 영역과 드레인 영역(반도체 영역 12) 사이의 펀치 스루(punch-through)를 방지(펀치 스루 전압을 충분히 높게)할 수가 있다.In addition, by suppressing the depletion region, punch-through between the source region and the drain region (semiconductor region 12) can be prevented (punch through voltage is sufficiently high).
메모리 MISFET Qm의 실효(實效) 찬넬 길이를 충분히 확보할 수가 있으므로, 짧은 찬넬 효과를 억제할 수가 있다.Since the effective channel length of the memory MISFET Qm can be sufficiently secured, the short channel effect can be suppressed.
메모리 MISFET Qm에 LDD 구조를 채용하는 것에 의해 라이트리 도오프 영역(반도체 영역 10)의 찬넬 형성 영역쪽으로의 확상 거리가 반도체 영역 12에 비해서 적기 때문에, 실효 찬넬 길이를 충분히 효과를 억제할 수가 있다.By employing the LDD structure in the memory MISFET Qm, the effective distance of the write-off-off region (semiconductor region 10) toward the channel forming region is smaller than that of the
메모리 MISFET Qm의 라이트리 도오프 영역(반도체 영역 10)을 MISFET Qn의 라이트리 도오프 영역(반도체 영역 10A)보다도 높은 불순물 농도로 구성하고 드레인 영역 근방에 있어서의 전계 강도를 높이어, 핫트 캐리어를 발생시키는 가장 적합한 불순물 농도로 구성할 수가 있다. 따라서 메모리 셀로의 기억 효율을 향상할 수가 있다. 한편 MISFET Qn은, 반도체 영역 10A를 가장 적합한 불순물의 농도로 구성할 수 있다. 즉 MISFET Qn에 있어서의 쇼트 찬넬(short channel) 효과를 억제하여 핫트 캐리어의 발생을 억제할 수가 있다.The lightly doped region (semiconductor region 10) of the memory MISFET Qm is formed to have a higher impurity concentration than the lightly doped region (semiconductor region 10A) of the MISFET Qn, and the electric field strength in the vicinity of the drain region is increased to generate hot carriers. It can be configured to the most suitable impurity concentration. Therefore, the storage efficiency to the memory cell can be improved. On the other hand, the MISFET Qn can constitute the semiconductor region 10A at the most suitable impurity concentration. In other words, it is possible to suppress the short channel effect in the MISFET Qn and to suppress the occurrence of hot carriers.
전계효과 트랜지스터 Qm의 소오스쪽의 라이트리 도오프 영역(반도체 영역 10) 하부에 반도체 영역 5를 마련하는 것에 의해, 드레인 영역을 코렉터 (collector) 영역, 반도체 기판 1을 베이스(base) 영역과 소오스영역을 에미터(emitter) 영역으로 하는 기생 라테럴(lateral) 바이 폴러(bipolar) 트랜지스터의 베이스 영역의 불순물 농도를 높이며, 에미터 영역으로부터의 전자의 주입 효율을 적게할 수가 있다. 따라서 이 기생 라테럴 트랜지스터의 동작을 방지할 수가 있다. 따라서, 메모리 MISFET Qm의 소오스 영역과 드레인 영역 사이(반도체 영역 12사이)의 브레이크 다운(break drown) 전압을 향상할 수가 있다.By providing the
본 실시예의 메모리 MISFET Qm은 드레인 영역 근방에서 발생시킨 핫트 캐리어를 플로팅 게이트 전극 7에 주입하는 [펀치 오프(pun-off)점(点)에서의 기억]동작 원리이다. 이로 인해 핫트 에렉트론과 동시에 생성(生成)된 핫트 정공(釘孔)(hole)이 기판 전류로 된다. 이 기판 전류와 반도체 기판 1의 저항 성분으로 기생 라테럴 바이플러 트랜지스터가 동작하기 쉬우므로, 상술과 같이 소오스 영역쪽의 라이트리 도오프 영역의 하부에 반도체 영역 5를 마련하는 것은 특히 유효하다.The memory MISFET Qm of the present embodiment is a principle of operation (storage at a punch-off point) injecting hot carriers generated near the drain region into the floating
메모리 MISFET Qm에 LDD 구조를 채용하는 것에 의해 라이트리 도오프 영역(반도체 영역 10)의 찬넬 형성 영역쪽으로의 활산 거리가 반도체 영역 12에 비해서 적으므로 프롤팅 게이트 전극 7과 소오스 영역 또는 드레인 영역과의 커플링(coupling ) 용량을 저감할 수가 있다.By employing the LDD structure in the memory MISFET Qm, the active distance to the channel forming region of the writely off-off region (semiconductor region 10) is smaller than that of the
메모리 MISFET Qm의 특성은 LDD 부(반도체 영역 10)와 반도체 영역 5로 결정된다. 따라서, 메모리 MISFET의 소오스 영역(반도체 영역 12) 및 이와 일체로 구성된 EPROM 메모리 셀 어레이의 소오스선(도시하지 않음)의 불순물 농도를 높게 또는 깊은 접합 깊이로 구성할 수가 있다. 따라서 소오스선의 저항치를 저감할 수가 있다.The characteristics of the memory MISFET Qm are determined by the LDD section (semiconductor region 10) and the
반도체 영역 5를, 제3도에 부호 5′로 표시한 것과 같이, 반도체 영역 12가 만드는 pn 접합보다도 얕은 위치에 불순물 농도의 피이크를 갖도록 형성하여도 좋다. 이 경우, 메모리 MISFET Qm의 스렛쉬 홀드 전압은 다소 높아지지만 소오스 영역 또는 드레인 영역중 높은 불순물 농도의 반도체 영역 12와 반도체 영역 5와의 접합 용량을 저감할 수가 있다.The
14는 반도체 소자를 덮는 절연막, 15는 접속 구멍(con-tact hole)이며, 소정의 반도체 영역 12 또는 13의 상부의 절연막 14를 제거해서 마련되어 있다. 16은 도전층(導電層)이며 접속 구멍 15를 통해서 소정의 반도체 영역 12 또는 13과 전기적으로 접속하고, 절연막 14의 상부를 소정 방향으로 연장하도록 구성되어 있다. 메모리 MISFE T Qm의 드레인 영역으로 사용되는 반도체 영역 12에 접속된 도전층 15는 워드선과 교차(交差)하는 방향으로 연장하는 데이터선 DL을 구성하도륵 되어 있다.14 is an insulating film which covers a semiconductor element, 15 is a contact hole, and is provided by removing the insulating
메모리 어레이의 구성은, 미국 특허출원 제736,770호에 제시되어 있다.The configuration of the memory array is shown in US patent application 736,770.
본 실시예의 EPROM의 구체적인 제조 방법에 대해서 설명한다.A specific manufacturing method of the EPROM of this embodiment will be described.
단결정 실리콘으로 되는 p-형의 반도체 기판 1을 준비한다. 그리고, p찬넬 MIS FET Qp 형성 영역으로 되는 반도체 기판 1주면주에 주지의 방법에 의해, n-형의 웰 영역 2를 형성한다.A p − type semiconductor substrate 1 made of single crystal silicon is prepared. Then, an n −
그 후 반도체 소자 사이로 되는 반도체 기판 1과 웰 영역 2의 주면에 주지의 발명에 의해 필드 절연막 3과 p형 또는 n형의 찬넬 스톱퍼 영역 4를 형성한다.After that, the
그후, 제4도에 도시한 것과 같이, 반도체 기판 1과 웰 영역 2의 주면에, 게이트 절연막 6을 형성한다.Thereafter, as shown in FIG. 4, the
게이트 절연막 6은 메모리 MISFET Qm의 제1게이트 절연막으로 된다. 예를들면 열산화(熱散化) 기술에 의한 산화 실리콘막으로 되어 그 막의 두께를 250350Å 정도로 형성한다.The
그리고, 제5도에 도시한 것과 같이, 메모리 MISFET Qm 형성 영역의 반도체 기판 1의 주면부에 p형의 반도체 영역 5를 형성한다. 반도체 영역 5는 예를들면 1×1012atoms/cm2정도의 불순물 농도의 보론(boron)을, 이온(ion) 주입 기술로 도입하는 것으로 형성할 수 있다. 이때 주변 회로의 MISFET 형성 영역에는 이것을 레지스트(resist)막(도시하지 않음)으로 덮는 것에 의해, 보론을 도입하지 않는다. 영역 5는 다음의 공정으로 형성되는 라이트리 도오프 영역보다도 깊은 위치로 더욱이 드레인 영역의 접합 깊이와 같은 정도 또는 그것보다도 얕은 위치에 불순물 농도의 피이크를 갖도록 형성한다. 따라서 예를들면, 150KeV 정도의 주입 에너지(energy)를 사용한다. 그리고, 제4도에 도시한 게이트 절연막 6을 형성하는 공정 다음에, 게이트 절연막 6을 통해서 반도체 기판 1의 얕은 주면에 메모리 MISFET Qm의 스렛쉬 홀드 전압을 조정하기 위한 낮은 에너지의 이온 주입 기술에 의해 보론등의 p형 불순물, 혹은 인(phosphor ) 또는 비소(arsenic)등의 n형 불순물을 도입하여도 좋다.As shown in FIG. 5, a p-
반도체 영역 5를 형성한 후에, 메모리 MISFET Qm 형성 영역의 필드 절연막 4와 게이트 절연막 6상부에 제조 공정에 있어서의 제1층째의 도전층을 형성한다. 화학적 기상 석출(化學的氣相析出)(CVD)에 의해 반도체 기판 1위 전면에 다결정 실리콘막을 형성하고, 이것에 인을 도입한다. 그리고, 메모리 MISFET Qm의 플로링 게이트 전극을 형성하기 위하여 상기 도전층을 소정의 형상으로 패터닝(patterning)하여 도전층 7A를 형성한다. 이 공정에 의해 주변 회로의 MISFET Qn 및 Qp 형성 영역의 게이트 절연막 6이 제거된다.After the
그후, 제6도에 도시한 것과 같이 메모리 MISFET Qm 형성 영역에 있어서, 도전층 7A를 덮는 제2게이트 절연막 8A를 형성한다. 이것과 같은 제조 공정으로 MISFET Qn 및 Qp 형성 영역의 반도체 기판 1과 웰 영역 2의 주면부에 게이트 절연막 8B를 형성한다. 이 게이트 절연막 8A와 8B는, 예를들면 열산화 기술에 의한 산화 실리콘막으로 된다. 게이트 절연막 8A는, 예를들면 250∼350Å 정도의 막의 두께로 형성하고, 게이트 절연막 8B는, 예를들면 200∼300Å 정도의 막의 두께로 형성한다.Thereafter, as shown in FIG. 6, the second
게이트 절연막 8A와 8B를 형성한 후에, 게이트 절연막 8B를 통해서 반도체 기판 1과 웰 영역 2의 주면에 MISFET Qn 및 Qp의 스렛쉬 흘드 전압을 조정하기 위하여 불순물을 도입한다. 예를들면, 1×1012atoms/cm2정도의 보론이 30KeV 정도의 에너지의 이온 주입에 의해 도입된다.After the
이때, 메모리 MISFET Qm의 찬넬부는 도전층 7A에 의해서 덮어져 있으므로, 보론을 도입되지 않는다.At this time, since the channel portion of the memory MISFET Qm is covered by the
바꾸어 말하면 도전층 7A를 마스크로 사용하는 것에 의해서 메모리 MISFET Qm의 스렛쉬 홀드는 공정의 증가없이, 주변 MISFET Qn, Qp의 그것과는 독립적으로 제어된다.In other words, by using the
그후, 기판 1위 전면에, 제조 공정에 있어서의 제2층째의 도전층을 형성하고, 이 도전층을 소정의 형상으로 패터닝한다.Thereafter, the conductive layer of the second layer in the manufacturing process is formed on the entire substrate first upper surface, and the conductive layer is patterned into a predetermined shape.
이로 인해, 제7도에 도시한 것과 같이, 메모리 MISFET Qm 형성 영역에 도전층 9A를 형성하여, MISFET Qn 및 Qp 형성 영역에 게이트 전극 9를 형성한다. 도전층 9A와 게이트 전극 9는 예를들면 CVD에 의해 형성되어, 인(P)이 도입된 다결정 실리콘막과, 그 상부의 스팟터(sputter)에 의해 고융점 금속 실리사이드막이 형성된 폴리사이드막으로 형성한다.For this reason, as shown in FIG. 7, the
제7도에 도시한 도전층 9A와 게이트 전극 9를 형성하는 공정후에, 메모리 MISFET Qm의 플로팅 게이트 전극과 콘트롤 게이트 전극을 형성하기 위한 마스크 (mask) 17을 형성한다. 마스크 17은 예를들면 포토레지스트(photo resist)막을 사용한다. 마스크 17은 주변 회로 영역, 즉 MISFET Qn, Qp 형성 영역을 덮으며, 동시에 EPROM 메모리 셀어레이에 있어서는 워드선 또는 콘트롤 게이트 전극의 형상으로 된다. 마스크 17을 사용해서 도전층 7A, 9A 및 제 2게이트 절연막 8A에 에칭(etching)하고, 플로팅 게이트 전극 7, 콘트롤 게이트 전극 9 또는 워드선(도시하지 않음)을 형성한다. 이때, 주변 회로 영역에 있어서 이 에칭에 의해 절연막 8B와 반도체 기판 1이 에칭되는 것을 방지할 수 있다.After the process of forming the
이 에칭이 게이트 전극 9를 위한 에칭과 분리되어 있기 때문이다.This is because this etching is separated from the etching for the
그후, 마스크 17을 마스크로서 사용하여, 제8도에 도시한 것과 같이, 메모리 MISFET Qm 형성 영역의 반도체 기판 1의 주면부에 n형의 반도체 영역 10B를 게이트 전극 7, 9에 자기정합(自己整合)으로 형성한다. 반도체 영역 10B는, 주변 회로의 MISFET Qn의 라이트리 도오프 영역보다도 높은 불순물 농도의 라이트리 도오프 영역을 형성하도록 되어 있다. 이 반도체 영역 10B는, 핫트 캐리어를 발생하는데 가장 적합한 불순물 농도를 갖도록, 1×1013∼1×1015atoms/cm2정도의 비소를 사용하여, 80KeV 정도의 에너지의 이온 주입 기술에 의해서 형성한다. 반도체 영역 10B의 불순물로서, 비소를 사용하는 것에 의해, 얕은 접합이 형성되기 때문에, 이온 주입량을 적게 하여도 표면 농도를 비교적 높게 할 수가 있다. 불순물 농도 구배(句配)를 인보다도 급준(急峻)하게 할 수가 있으므로, 전계 강도를 크게하여 기억 효율을 높일 수가 있다.Thereafter, using the
그리고, 주입한 비소를 활성화(活性化)하여 반도체 영역 10B를 형성하기 위한 어닐(anneal)은, 마스크 17을 제거한 후에 행하여 진다. 그러나 제8도에서 편의상 마스크 17과 영역 10B가 표시되어 있다.The annealing for activating the implanted arsenic to form the semiconductor region 10B is performed after removing the
그후, 열산화에 의해서 플로링 게이트 전극 7, 콘트롤 게이트 전극 9와 게이트 전극 9등을 덮는 절연막(산화 실리콘막)8C를 형성한다. 절연막 8C는, 적어도 플로팅 게이트 전극 7의 사이드 월(side wall)을 덮도록 형성하면 좋다. 이로인해 플로팅 게이트 전극 7에 축적되는 전자의 누설을 방지하여 정보의 유지 특성을 향상할 수가 있다. 또 절연막 8C는 중금속(重金屬)에 의한 오염(汚染)방지를 할 수가 있다.Thereafter, an insulating film (silicon oxide film) 8C is formed to cover the floating
제9도에 도시한 것과 같이 적어도 주변 회로의 p찬넬 MISFET Qp를 덮는 마스크 18을 형성한다. 마스크 18은 예를들면, 레지스트막으로 된다. 그후, 주변 회로의 n찬넬 MISFET Qn 형성 영역의 반도체 기판 1의 주면에 n-형의 반도체 영역 10A를 게이트 전극 9에 자기정합적으로 형성한다. 반도체 영역 10A는 LDD 구조의 MISFET Qn을 형성한다. 반도체 영역 10A는, 게이트 전극 9를 마스크로 사용하여, 예를들면 1×1013atoms/cm2정도의 인(P)을 50KeV 정도의 에너지의 이온 주입 기술에 의해 도입하여, 연장 확산을 실시하는 것으로 헝성한다.As shown in FIG. 9, a
그리고 주입한 인을 활성화하여 반도체 영역 10B를 형성하기 위한 어닐을 마스크 18을 제거한 후에 행하여진다. 그러나 제9도에서는 편의적으로 마스크 18과 영역 10B가 표시되어 있다.Then, annealing for activating the implanted phosphorus to form the semiconductor region 10B is performed after removing the
본 실시예에서는 인(P)은 메모리 MISFET Qm 형성 영역에도 주입된다.In the present embodiment, phosphorus (P) is also injected into the memory MISFET Qm formation region.
메모리 MISFET Qm 형성 영역에도 마스크 18을 형성하고, 반도체 영역 10B에는, 반도체 영역 10A를 형성하기 위한 인을 주입하지 않도록 하여도 좋다. 영역 10A를 위한 인의 이온 주입 및 마스크 18의 제거 후에, 플로팅 게이트 전극 7, 콘트롤 게이트 전극 9와 게이트 전극 9의 측부(側部)에 절연막 11을 헝성한다.The
절연막 11은, n찬넬 MISFET Qm과 Qn의 소오스 및 드레인 영역의 일부 12를 규정하는 마스크(side wall spacer)이다. 절연막 11은, 예를들면 600∼800도C 정도의 높은 온도와, 1.0Torr 정도의 낮은 압력하에서 CVD에 의해서 기판위 전면에 형성한 산화 실리콘막에 리액티브 이온 에칭(reactive ion etching) 등의 이방성(異方性)에칭을 실시하는 것으로 형성할 수 있다.The insulating film 11 is a mask that defines a
그후, 주변 회로의 P찬넬 MISFET Qp를 덮는 마스크 19를 새로이 형성한다. 마스크 19는 예를들면 레지스트 막으로 된다. 그후, 제10도에 도시한 것과 같이, n찬넬 MISFET Qm, Qn 형성 영역의 반도체 기판 1의 주면에 n+형 반도체 영역 12를 콘트롤 게이트 전극 9 또는 게이트 전극 9 및 절연막 11에 자기정합적으로 형성한다. 반도체 영역 12는 콘트롤 게이트 전극 9 또는 게이트 전극 9 및 절연막 11을 마스크로 사용해서 예를들면 1×1016atoms/cm2정도의 비소 이온을 사용하여 80KeV 정도의 에너지의 이온 주입 기술에 의해 도입해서 인장 확산을 실시하는 것으로 형성할 수가 있다.Thereafter, a new mask 19 is formed to cover the P channel MISFET Qp of the peripheral circuit. The mask 19 becomes a resist film, for example. Thereafter, as shown in FIG. 10, n +
그리고, 주입한 인을 활성화하여 반도체 영역 10B를 형성하기 위한 어닐은, 마스크 18를 제거한 후에 행하여진다. 그러나 제9도에서는 편의적으로 마스크 18과 영역 10B가 도시되어 있다.The annealing for activating the implanted phosphorus to form the semiconductor region 10B is performed after removing the
이 반도체 영역 12를 형성하는 공정으로, n찬넬 MISFET Qm과 Qn이 완성된다.In this step of forming the
반도체 영역 12의 불순물 농도는 이 공정에서 결정된다.The impurity concentration of the
메모리 MISFET Qm에 있어서, 기억 효율과 호출 효율을 결정하는 반도체 영역 10의 불순물 농도에 관계없이 반도체 영역 12의 불순물 농도를 높일 수가 있다.In the memory MISFET Qm, the impurity concentration of the
이로 인해서 반도체 영역 12와 이와 일체로 구성되는 소오스선의 저항치를 현저하게 저감하여 메모리 셀어레이를 연장하는 소오스선의 면적을 축소할 수가 있다. 또, 소오스선의 저항치를 저감할 수가 있으므로, 호출 효율을 향상할 수가 있다.As a result, the resistance value of the
또 실시예에서는, 그 접합 깊이를 얕게 하여 짧은 찬넬화를 이룩하기 위해서 반도체 영역 12의 형성에는 비소를 사용하고 있다. 한편, 반도체 영역 10, 10A의 형성에는 인을 사용하고 있으므로 불순물 농도 구배가 급준하게 되지 않고, 특히 라이트리 도오프 영역의 접합의 내압(耐壓)은 충분히 확보할 수가 있다.In the embodiment, arsenic is used to form the
제10도에 도시한 반도체 영역 12를 형성하는 공정 후에, 제1도에 도시한 것과 같이, MISFET Qp 형성 영역의 웰 영역 2의 주면에, p+형의 반도체 영역 13을 형성한다. 반도체 영역 13은 예를들면 게이트 전극 9와 절연막 11을 마스크로서 사용하여 1×1015atoms/cm2정도의 BF2를 80KeV 정도의 에너지의 이온 주입에 의해 도입하여 연장 확산을 실시하는 것으로 형성할 수가 있다. 일반적으로, p형의 불순물은, 그 확산 속도가 크기 때문에 충분히 절연막 11 아래로 퍼지도륵 되어 있다.After the process of forming the
이 반도체 13을 형성하는 공정으로, MISFET Qp가 완성된다. 반도체 영역 13을 형성할 때에는 n찬넬 MISFET Qm, Qn 형성 영역은 레지스터막으로 되는 마스크(도시하지 않음)로 덮혀져 있다.In the process of forming this
제11도에 도시한 반도체 영역 13을 형성하는 공정 후에 CVD에 의해 예를들면, 인실리게이트 유리(PSG)로 된 절연막 14를 형성하고, 이것에 에칭에 의해 접속 구멍 15를 형성한다. 그리고, 상기 제1도에 도시한 것과 같이 접속 구멍 15를 통해서 소정의 반도체 영역 12 또는 13과 전기적으로 접속하도륵 도전층 16을 형성한다.After the process of forming the
도전층 16은 예를들면 스팟터 기술로 헝성한 알미늄막 또는 Si 또는 Cu를 함유하는 알미늄막으로 형성한다.The
그후에, 예를들면 PSG 막으로 되는 최종 안정화(final passivation)막(도시하지 않음)을 형성한다. 절연막 14, 접속구멍 15, 도전층 16 및 최종 안정화막의 헝성 방법은 주지의 방법에 의한다.Thereafter, a final passivation film (not shown) is formed, for example, a PSG film. The formation method of the insulating
본 출원에 있어서 개시된 새로운 기술에 의하면 다음의 효과를 얻을 수 있다.According to the novel technique disclosed in the present application, the following effects can be obtained.
(1) EPROM의 메모리 셀을 LDD 구조의 MISFET로 구성하고 적어도 드레인쪽의 라이트리 도오프 영역의 아래에, 반도체 기판 또는 웰 영역과 동일한 도전형이며, 또한 그것보다도 높은 불순물 농도의 반도체 영역을 구성하였다.(1) The memory cell of the EPROM is constituted by an MISFET having an LDD structure, and at least under the right-drain-off region on the drain side, a semiconductor region having the same conductivity type as that of the semiconductor substrate or the well region and having a higher impurity concentration than that. It was.
이로 인해, 드레인 영역 근방에 있어서의 전계 강도를 향상하고, 정보로 되는 핫트 캐리어의 발생량을 증대할 수가 있으므로 EPROM의 기억 효율을 향상할 수가 있다.As a result, the electric field strength in the vicinity of the drain region can be improved, and the amount of generated hot carriers as information can be increased, so that the storage efficiency of the EPROM can be improved.
또, 드레인 영역과, 상기 반도체 영역과의 Pn 접합부를 높은 불순물 농도로 구성하여 공핍 영역의 신장을 억제할 수가 있으므로, MISFET의 실효 찬넬 길이를 충분히 확보하여 짧은 찬넬 효과를 억제할 수가 있다.In addition, since the Pn junction between the drain region and the semiconductor region can be formed at a high impurity concentration, the depletion of the depletion region can be suppressed, so that the effective channel length of the MISFET can be sufficiently secured and the short channel effect can be suppressed.
그리고, LDD부는 찬넬 형성 영역쪽으로의 확산 거리가 적고, 실효 찬넬 길이를 충분하게 확보할 수가 있으므로, 짧은 찬넬 효과로 억제할 수가 있다. 이상에 의해 전계효과 트랜지스터의 점유 면적을 축소할 수가 있으므로 집적도를 향상할 수가 있다.Since the LDD portion has a small diffusion distance toward the channel formation region and can secure an effective channel length sufficiently, it can be suppressed by a short channel effect. As described above, since the area occupied by the field effect transistor can be reduced, the degree of integration can be improved.
(2) 상기 (1)의 구성에 추가하여 주변 회로를 구성하는 MISFET의 라이트리 도오프 영역보다도 높은 불순물 농도로 메모리 MISFET의 라이트리 도오프 영역의 라이트리 도오프 영역을 형성한다.(2) In addition to the configuration of (1) above, the write-off area of the write-off area of the memory MISFET is formed at a higher impurity concentration than the write-off area of the MISFET constituting the peripheral circuit.
이로 인해 드레인 영역 근방에 있어서의 전계 강도를 높여서 핫트 캐리어를 발생시키는 가장 적합한 불순물 농도로 라이트리 도오프 영역을 구성할 수가 있으므로 보다 메모리 셀로의 기억 효율을 향상할 수가 있다.As a result, the write-off-off region can be formed at the most suitable impurity concentration for generating hot carriers by increasing the electric field strength in the vicinity of the drain region, thereby improving the storage efficiency to the memory cell.
또 메모리 셀 MISFET의 라이트리 도오프 영역의 불순물 농도를 높여, 소오스 영역과 드레인 영역 사이의 저항치를 저감할 수가 있으므로, 호출의 고속화 및 호출 마진을 크게 할 수가 있다.In addition, since the impurity concentration in the write-off region of the memory cell MISFET can be increased, the resistance value between the source region and the drain region can be reduced, thereby speeding up the call and increasing the call margin.
(3) 상기 (1)의 구성에 추가하여 메모리 MISFET의 소오스쪽의 라이트리 도오프 영역의 하부에도 상기 반도체 영역을 형성한다. 이로 인해 소오스 영역쪽의 소수 캐리어의 주입 효율을 저감할 수가 있으므로 MISFET의 소오스 영역과 드레인 영역 사이의 브레이크 다운(break down) 전압을 향상할 수가 있다. 따라서 EPROM의 전기적 신뢰성를 향상할 수가 있다.(3) In addition to the configuration of (1) above, the semiconductor region is also formed below the writely do-off region on the source side of the memory MISFET. As a result, the injection efficiency of the minority carriers toward the source region can be reduced, so that the breakdown voltage between the source region and the drain region of the MISFET can be improved. Therefore, the electrical reliability of the EPROM can be improved.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정된 것은 아니며, 그 요지를 이탈하지 않는 범위에 있어서 여러가지로 변형할 수 있는 것은 물론이다.As mentioned above, although the invention made by this inventor was demonstrated concretely according to the said Example, this invention is not limited to the said Example, Of course, a various deformation | transformation is possible in the range which does not deviate from the summary.
예를들면, 제12도에 도시한 것과 같이, 메모리 MISFET Qm의 반도체 영역 12 아래에, 반도체 영역 5보다 낮은 불순물 농도를 가진 반도체 영역 18을 형성하여도 좋다. 반도체 영역 18은 메모리 MISFET Qm의 소오스 또는 드레인 영역과 반도체 기판과의 사이의 접합 용량을 낮게 하기 위하여 형성된다. 이 반도체 영역 18은 반도체 영역 12와 동일한 마스크(게이트 전극 9와 절연막 11)를 사용한 이온 주입에 의해 반도체 영역 12의 전 또는 후 공정으로 형성하면 좋다. 또, 예를들면 반도체 영역 5는 제5도에 도시한 공정에 있어서, 메모리 MISFET Qm의 게이트 전극 9 및 절연막 11의 아래로 되어야 할 반도체 기판 1의 부분에 선택적으로 형성된다. 반도체 영역 18은 게이트 전극 9와 절연막 11을 마스크하여 큰 에너지와 적은 도우즈(dose)로 보론 이온을 이온주입하는 것에 의해서 형성한다. 또는 반도체 영역 5를 제5도에 도시한 것과 같이 형성한 후, 메모리 MISFET Qm의 게이트 전극 9와 절연막 11을 마스크로 하여, 반도체 영역 5를 어느 정도 부정하는 것같이 n형 불순물, 예를들면 인을 도입하는 것에 의해서 반도체 영역 18이 형성된다.For example, as shown in FIG. 12, a
메모리 MISFET Qm 또는 주변 회로의 MISFET Qn은 반도체 기판 1에 형성한 그것보다 높은 불순물 농도를 가진 p-형 웰 영역내에 형성하여도 좋다. n형과 p형의 2개의 웰 영역을 형성하고, MISFET를 어떠한 웰 영역내에 형성하였을 때에는, 반도체 기판 1의 도전형의 p형이외에 n형이라도 좋다.The memory MISFET Qm or the MISFET Qn of the peripheral circuit may be formed in a p − type well region having a higher impurity concentration than that formed in the semiconductor substrate 1. When two well regions of n-type and p-type are formed, and the MISFET is formed in any well region, n-type other than the p-type of the conductive type of the semiconductor substrate 1 may be used.
본 발명은 EPROM에 한정하지 않으며, 플로팅 게이트 전극을 가지며, 핫트 캐리어를 주입하여 이것에 전하(電荷)의 형태로 정보를 축적하는 FET에 널리 적용할 수 있다.The present invention is not limited to the EPROM, and can be widely applied to a FET having a floating gate electrode and injecting a hot carrier to accumulate information in the form of charge thereon.
Claims (25)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60-239301 | 1985-10-28 | ||
JP60239301A JPH0793381B2 (en) | 1985-10-28 | 1985-10-28 | Semiconductor integrated circuit device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR870004529A KR870004529A (en) | 1987-05-11 |
KR960001342B1 true KR960001342B1 (en) | 1996-01-26 |
Family
ID=17042688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019860008866A KR960001342B1 (en) | 1985-10-28 | 1986-10-23 | Semiconductor memory device |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPH0793381B2 (en) |
KR (1) | KR960001342B1 (en) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4979005A (en) * | 1986-07-23 | 1990-12-18 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
JP2602244B2 (en) * | 1987-09-24 | 1997-04-23 | 株式会社日立製作所 | Semiconductor storage device |
JPH0821636B2 (en) * | 1988-02-03 | 1996-03-04 | 株式会社東芝 | Method for manufacturing semiconductor device |
JP2844475B2 (en) * | 1989-07-21 | 1999-01-06 | セイコーインスツルメンツ株式会社 | Semiconductor nonvolatile memory |
FR2642900B1 (en) * | 1989-01-17 | 1991-05-10 | Sgs Thomson Microelectronics | METHOD FOR MANUFACTURING INTEGRATED CIRCUITS WITH EPROM MEMORY TRANSISTORS AND LOGIC TRANSISTORS |
IT1229168B (en) * | 1989-04-10 | 1991-07-22 | Sgs Thomson Microelecyronics S | UPROM MEMORY CELL WITH STRUCTURE COMPATIBLE WITH THE MANUFACTURE OF EPROM CELL MATRICES AT TABLECLOTH WITH SOURCE AND DRAIN SELF-ALIGNED LINES, AND PROCESS FOR ITS MANUFACTURE |
JP2509697B2 (en) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53100779A (en) * | 1977-02-15 | 1978-09-02 | Toshiba Corp | Production of insulated gate type semiconductor device |
JPS60137068A (en) * | 1983-12-26 | 1985-07-20 | Matsushita Electronics Corp | Semiconductor device |
-
1985
- 1985-10-28 JP JP60239301A patent/JPH0793381B2/en not_active Expired - Fee Related
-
1986
- 1986-10-23 KR KR1019860008866A patent/KR960001342B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JPS62101068A (en) | 1987-05-11 |
KR870004529A (en) | 1987-05-11 |
JPH0793381B2 (en) | 1995-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930007195B1 (en) | Semiconductor device and its manufacturing method | |
US5342797A (en) | Method for forming a vertical power MOSFET having doped oxide side wall spacers | |
EP0747966B1 (en) | High efficiency quasi-vertical DMOS in MOS or BICMOS process | |
US5510279A (en) | Method of fabricating an asymmetric lightly doped drain transistor device | |
US5223451A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip and method of making it | |
US6559504B2 (en) | Lateral double diffused MOS transistor | |
US6765264B1 (en) | Method of fabricating power rectifier device to vary operating parameters and resulting device | |
US6117738A (en) | Method for fabricating a high-bias semiconductor device | |
US5382536A (en) | Method of fabricating lateral DMOS structure | |
KR910002037B1 (en) | Semiconductor device and manufacture thereof | |
US6100125A (en) | LDD structure for ESD protection and method of fabrication | |
US6849890B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH09181307A (en) | Semiconductor device and manufacturing method therefor | |
US5538909A (en) | Method of making a shallow trench large-angle-tilt implanted drain device | |
US7087961B2 (en) | Semiconductor device with reduced on-state resistance | |
US6207482B1 (en) | Integration method for deep sub-micron dual gate transistor design | |
KR960001342B1 (en) | Semiconductor memory device | |
US5627087A (en) | Process for fabricating metal-oxide semiconductor (MOS) transistors based on lightly doped drain (LDD) structure | |
US20060157748A1 (en) | Metal junction diode and process | |
JP2814079B2 (en) | Semiconductor integrated circuit and manufacturing method thereof | |
US6162694A (en) | Method of forming a metal gate electrode using replaced polysilicon structure | |
JP2000049344A (en) | Semiconductor device and its manufacture | |
EP1142014B1 (en) | A method of manufacturing a peripheral transistor of a non-volatile memory | |
JPS63293979A (en) | Semiconductor device | |
US6461922B1 (en) | Method for the integration of resistors and esd self-protected transistors in an integrated device with a memory matrix manufactured by means of a process featuring self-aligned source (sas) formation and junction salicidation |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20030107 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |