KR960001339B1 - Semiconductor memory device and the manufacturing - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Abstract
Description
제1도는 종래 방법에 제조된 반도체 메모리장치를 도시한 단면도.1 is a cross-sectional view showing a semiconductor memory device manufactured in a conventional method.
제2도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도.2 is a cross-sectional view showing a semiconductor memory device manufactured by the method of the present invention.
제3도 내지 제10도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들(셀어레이 영역 도시).3 to 10 are cross-sectional views (shown in the cell array region) shown for explaining a method of manufacturing a semiconductor memory device according to the present invention.
제11도 내지 제18도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도들(주변 영역 도시).11 through 18 are cross-sectional views (peripheral region diagrams) shown for explaining a method of manufacturing a semiconductor memory device according to the present invention.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 메모리소자의 신뢰도를 향상시키기 위하여 커패시터를 먼저 형성한 후 트랜지스터를 헝성한 반도체 메모리장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor memory device and a method of manufacturing the same, in which a capacitor is first formed and then a transistor is formed to improve the reliability of the memory device.
반도체 메모리장치의 고집적화는, 특히 DRAM(Dynamic Random Access Memory)의 경우, 1.5μm2정도 크기의 영역에 하나의 셀을 제조해야 할 만큼 셀 영역을 감소시켰다. 단위 셀이 차지하는 영역이 줄어드는 반면 메모리소자의 정상적인 동작을 위해 필요한 커패시턴스는 단위 면적당 그 필요량이 증가하여, 현재 스택형 커패시터와 트렌치형 커패시터 또는 스택-트렌치 병합형 커패시터에 관한 많은 연구가 진행되고 있다. 이 중, 특히 스택형 커패시터는 커패시터를 구성하는 제1전극을 실린더형, 박스형, 핀형 등의 여러 가지 3차원적 구조로 형성하여 요구되는 셀 커패시터를 확보하고자 하였는데, 이는 표면의 단차를 증가시키는 요인이 되어 후속공정에 의해 형성되는 금속배선의 신뢰도를 저하시키므로 결과적으로 메모리장치의 신뢰도 저하의 커다란 요인이 되었다.Higher integration of semiconductor memory devices has reduced the cell area so that one cell must be manufactured in an area of about 1.5 μm 2 , particularly in the case of DRAM (Dynamic Random Access Memory). While the area occupied by the unit cell is reduced, the capacitance required for the normal operation of the memory device is increased per unit area. Thus, many studies on the stacked capacitor and the trench capacitor or the stacked trench trench capacitor have been conducted. Among them, in particular, the stacked capacitor is intended to secure the required cell capacitor by forming the first electrode constituting the capacitor in various three-dimensional structures such as a cylinder, a box, and a pin, which increases the step height of the surface. As a result, the reliability of the metal wiring formed by the subsequent process is lowered, and as a result, the reliability of the memory device is greatly reduced.
금속배선의 신뢰도를 증가시키기 위해 배선이 형성될 영역이 하부표면을 평탄화시키는 방법이 제안되었는데, 이는 고온의 열처리 공정을 거쳐야 하는 점때문에 소자의 신뢰도를 저하시키는 또 다른 요인으로 작용하였다. DRAM 소자는, 트랜지스터를 형성하는 공정 이후에 커패시터를 형성하는 공정을 진헹하는데, 이는, 커패시터 형성에 있어서 재료면에서 자유도가 있는 반면, 트랜지스터의 특성을 좌우하는 불순물입자들 (dopant)의 확산을 억제할 필요가 있기 때문에 커패시터 형성공정을 저온화해야 하는 어려움이 따른다. 통상, 제1전극, 유전체막 및 제2전극으로 구성되는 커패시터를 형성하기 위해서는 여러번의 고온 열처리공정이 진행되이야 하는데, 이는 트랜지스터를 구성하는 소오스영역 및 드레인영역에 있는 불순물입자들의 확산을 초래하기 때문에 소자의 전기적 특성을 크게 저하시키는 요인이 된다. 커패시터를 형성한 후 진행되는 표면평탄화 공정에서도 같은 이유에 의해 불순물입자들의 열확산을 초래한다.In order to increase the reliability of the metal wiring, a method of planarizing the lower surface of the region where the wiring is to be formed has been proposed, which is another factor that lowers the reliability of the device due to the high temperature heat treatment process. The DRAM device envisages the process of forming a capacitor after the process of forming a transistor, which suppresses the diffusion of impurity particles that dominate the characteristics of the transistor, while having freedom of material in forming the capacitor. There is a need to reduce the capacitor formation process because of the need to do so. In general, a number of high temperature heat treatment processes have to be performed to form a capacitor including the first electrode, the dielectric film, and the second electrode, which causes diffusion of impurity particles in the source and drain regions of the transistor. As a result, the electrical characteristics of the device are greatly reduced. In the surface leveling process that is performed after the capacitor is formed, thermal diffusion of impurity particles is caused for the same reason.
제1도는 종래 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에, 하나의 비트라인(20)과 드레인영역(16)을 서로 공유하며 각각이 하나씩의 소오스영역(14) 및 게이트전극(18)을 구비하는 트랜지스터, 트랜지스터의 소오스영역과 그 하부가 접촉하는 제1전극(100), 제1전극 전면에 형성된 유전체막(110) 및 유전체막 전면에 형성된 제2전극(120)을 구비하는 커패시터, 및 커패시터 상부에 형성된 여러개의 금속배선(40)으로 구성된 반도체 메모리장치를 도시한다. 상기 제1도에 있어서, 도면부호 19는 트랜지스터와 커패시터를 절연시키는 절연층, 도면부호 30은 커패시터와 금속배선을 절연시키는 절연층, 그리고 도면부호 50은 금속배선을 외부로부터 보호하기 위해 형성된 보호막을 의미한다.1 is a cross-sectional view showing a semiconductor memory device manufactured by a conventional method, in which one bit line 20 is formed in the active region of the semiconductor substrate 10 which is divided into an active region and an inactive region by the field oxide film 12. ) And a drain region 16 which are shared with each other, each having one source region 14 and a gate electrode 18, a first electrode 100 and a first contacting a source region of the transistor and a lower portion thereof. A semiconductor memory device including a capacitor having a dielectric film 110 formed over an electrode and a second electrode 120 formed over a dielectric film, and a plurality of metal wires 40 formed over the capacitor is shown. In FIG. 1, reference numeral 19 denotes an insulating layer that insulates the transistor and the capacitor, 30 denotes an insulating layer that insulates the capacitor and the metal wiring, and 50 denotes a protective film formed to protect the metal wiring from the outside. it means.
제1도에서 보여지는 것처럼, 커패시터는 트랜지스터의 상부에 형성되기 때문에, 커패시터 형성을 위한 열공정에 의해 트랜지스터를 구성하는 소오스영역 및 드레인영역의 확산현상이 발생할 수도 있음을 명백하게 알 수 있다. 이 확산현상은, 금속배선 하부에 있는 절연층(30)을 평틴화시켜 상기 금속배선의 신뢰도를 향상시키기 위한 평탄화공정시에 공급되는 열 에너지에 의해서도 발생하여 메모리소자의 전기적특성을 크게 저하시킨다.As shown in FIG. 1, since the capacitor is formed on top of the transistor, it can be clearly seen that diffusion phenomenon of the source region and the drain region constituting the transistor may occur by a thermal process for forming the capacitor. This diffusion phenomenon is also caused by the heat energy supplied during the planarization process to improve the reliability of the metal wiring by flattening the insulating layer 30 under the metal wiring, thereby greatly reducing the electrical characteristics of the memory device.
본 발명의 목적은 트랜지스터의 소오스영역 및 드레인영역과 열확산 현상을 방지함으로써 소자의 신뢰도를 향상시킨 반도체 메모리장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device having improved device reliability by preventing source and drain regions and thermal diffusion of transistors.
본 발명의 다른 목적은 커패시터의 높이를 제한없이 증가시킬 수 있어 셀 커패시턴스를 향상시킬 수 있는 반도체 메모리장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor memory device capable of increasing the height of a capacitor without limit, thereby improving cell capacitance.
본 발명의 또 다른 목적은 표면단차가 적은 표면상에서 금속배선을 형성할 수 있어 금속배선의 신뢰도를 향상시킨 반도체 멕모리장치를 제공하는데 있다.Still another object of the present invention is to provide a semiconductor memo memory device capable of forming metal wiring on a surface having a small surface level, thereby improving the reliability of the metal wiring.
본 발명의 또 다른 목적은 상기 반도체 메모리장치를 제조하는데 있어서 그 적합한 제조방법을 제공하는데 있다.Another object of the present invention is to provide a suitable manufacturing method for manufacturing the semiconductor memory device.
본 발명의 상기 목적들은, 필드산화막, 상기 필드산화막의 상부 표면과 그 상부 표면이 일치하며 상기 필드산화막의 막 두께보다 얇은 두께를 가지는 제1의 반도체기판, 상기 제1의 반도체기판에 형성되는 소오스영역과 드레인영역 및 상기 제1의 반도체기판에 형성되는 게이트전극으로 구성되는 트랜지스터, 상기 제1의 반도체기판 하부에 형성되며, 상기 제1의 반도체기판의 소오스영역과 연결되는 제1전극, 상기 제1전극 전면에 형성되는 유전체막 및 상기 유전체막 전면에 형성되는 제2전극으로 구성되는 커패시터, 상기 커패시터 하부에 형성되고 그 하부표면이 평탄한 평탄화층, 및 상기 평탄화층 하부에서 상기 평탄화층의 하부 표면과 그 표면이 본딩된 제2의 반도체기관을 포함하는 셀어레이 영역을 포함하는 것을 특징으로 하는 반도체 메모리장치에 의해 달성된다.The object of the present invention is a source oxide film, a source formed on the first semiconductor substrate, the first semiconductor substrate having a thickness that is the same as the upper surface and the upper surface of the field oxide film and having a thickness thinner than the film thickness of the field oxide film; A transistor comprising a region, a drain region, and a gate electrode formed on the first semiconductor substrate, a first electrode formed under the first semiconductor substrate, and connected to a source region of the first semiconductor substrate; A capacitor comprising a dielectric film formed over the first electrode and a second electrode formed over the dielectric film, a planarization layer formed under the capacitor and having a flat lower surface thereof, and a lower surface of the planarization layer below the planarization layer And a cell array region including a second semiconductor engine bonded to the surface thereof. Is achieved by
본 발명의 상기 또 다른 목적은, 제1의 반도체기판에 필드산화막을 형성하는 공정, 제1의 반도체기판상에 상기 제1의 반도체기판과 그 하부가 연결되는 제1전극, 상기 제1전극 전면에 형성된 유전체막 및 상기 유전체막 전면에 형성된 제2전극으로 구성된 커패시터를 형성하는 공정, 결과물 전면에 그 표면이 평탄화 된 평탄화층을 형성하는 공정, 평탄화층의 표면에 제2의 반도체기판을 본딩하는 공정, 상기 제1의 반도체기판을 식각대상물로 하고 상기 필드산화막의 하부표면을 식각종료점으로 한 식각공정을 상기 제1의 반도체기판의 하부표면에서부터 행함으로써 필드산화막 사이에 제1의 반도체기판을 남기는 공정, 남은 제1의 반도체기판 하부에 게이트전극을 형성하는 공정, 및 남은 제1의 반도체기판에 드레인영역 및 소오스영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성된다.Another object of the present invention is to form a field oxide film on a first semiconductor substrate, a first electrode connected to the first semiconductor substrate and the lower portion on the first semiconductor substrate, the first electrode front Forming a capacitor comprising a dielectric film formed on the substrate and a second electrode formed on the entire surface of the dielectric film, forming a planarization layer having a flattened surface on the entire surface of the resultant, and bonding a second semiconductor substrate to the surface of the planarization layer. And leaving the first semiconductor substrate between the field oxide films by performing an etching process using the first semiconductor substrate as an etching target and the lower surface of the field oxide film as an end point of etching from the lower surface of the first semiconductor substrate. Process, forming a gate electrode under the remaining first semiconductor substrate, and forming a drain region and a source region in the remaining first semiconductor substrate They are achieved by a method for manufacturing a semiconductor memory device comprising.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다. 계속해서 소개되는 도면들에 있어서, 상기 제1도에서 소개한 도면부호와 동일한 도면부호는 동일부분을 의미한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. In the figures continuously introduced, the same reference numerals as those introduced in FIG. 1 mean the same parts.
제2도는 본 발명의 방법에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 필드산화막(12), 상기 필드산화막의 상부 표면과 그 상부 표면이 일치하며 상기 필드산화막의 막 두께보다 얇은 두께를 가지는 제1의 반도체기판(10a), 상기 제1의 반도체기판에 형성되는 소오스영역(14)과 드레인영역(16) 및 상기 제1의 반도체기판상에 형성되는 게이트전극(18)으로 구성되는 트랜지스터, 상기 제1의 반도체기판 하부에 형성되며, 상기 제1의 반도체기판과 연결되는 제1전극(100), 상기 제1전극 전면에 형성되는 유전체막(110) 및 상기 유전체막 전면에 형성되는 제2전극(120)으로 구성되는 커패시터, 상기 커패시터 하부에 형성되고 그 하부표면이 평탄한 평탄화층(60), 상기 평탄화층 하부에서 상기 평탄화층의 하부표면과 그 표면이 본딩된 제2의 반도체기판 (11), 및 상기 게이트전극과는 층간절연층(19)을 게재하여 그 상부에 형성된 금속배선 (40)을 포함하는 반도체 메모리장치를 보여준다.2 is a cross-sectional view showing a semiconductor memory device manufactured by the method of the present invention, wherein the field oxide film 12, the upper surface of the field oxide film and the upper surface thereof coincide, and have a thickness thinner than the film thickness of the field oxide film. A transistor comprising a first semiconductor substrate 10a, a source region 14 and a drain region 16 formed on the first semiconductor substrate, and a gate electrode 18 formed on the first semiconductor substrate, A first electrode 100 formed below the first semiconductor substrate and connected to the first semiconductor substrate, a dielectric film 110 formed on an entire surface of the first electrode, and a second electrode formed on an entire surface of the dielectric film A capacitor composed of an electrode 120, a planarization layer 60 formed below the capacitor and having a flat lower surface thereof, and a second semiconductor substrate 11 having a lower surface of the planarization layer bonded to the lower surface of the planarization layer below the planarization layer 11 ), And The semiconductor memory device includes a metal wiring 40 formed over the gate electrode and the interlayer insulating layer 19 formed thereon.
제3도 내지 제10도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시된 단면도로서, 셀어레이 영역을 보여준다.3 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the present invention, and show a cell array region.
먼저, 제3도는 제1의 반도체기판(10)에 필드산화막(12)을 형성하는 공정을 도시한 것으로서, 통상적인 분리영역 형성방법, 예컨대 선택산화법(LOCOS) 등에 의해 제1의 반도체기판의 비활성영역에 상기 필드산화막(12)을 형성하는 공정으로 진행된다. 이때, 상기 필드산화막은 제1의 반도체기판을 소정깊이(즉, 트랜지스터의 소오스영역 및 드레인영역이 제1의 반도체기판을 차지하는 깊이 이상)로 파고드는 모양으로 형성되어야 함이 바람직하다.First, FIG. 3 shows a process of forming the field oxide film 12 on the first semiconductor substrate 10. The first semiconductor substrate is inactivated by a conventional isolation region formation method, for example, a selective oxidation method (LOCOS). The process of forming the field oxide film 12 in the region is performed. In this case, it is preferable that the field oxide film be formed in a shape that penetrates the first semiconductor substrate to a predetermined depth (that is, more than a depth where the source region and the drain region of the transistor occupy the first semiconductor substrate).
제4도는 비트라인(20)을 형성하는 공정을 도시한 것으로서, 필드산화막이 형성되어 있는 반도체기판 전면에, 예컨대 CVD(Chemical Vapor Deposition) 산화막 등과 같은 절연물질을 도포하여 제1의 층간절연층(22)을 헝성하는 공정, 제1의 반도체기판의 일부분이 드러나도록 상기 층간절연층을 부분적으로 제거하여 제1의 콘택홀을 형성하는 공정, 결과물 전면에, 예컨대 고융점금속이나 금속실리사이드 또는 폴리사이드등의 도전물질을 증착하는 공정, 및 사진식각 공정을 이용하여 상기 도전물질을 패터닝함으로써 비트라인을 형성하는 공정으로 진행된다. 이때, 상기 제1의 콘택흘은, 이후의 공정에서 형성될 트랜지스터의 드레인영역상에 형성되어야 하고, 도면부호 23은 비트라인을 다른 도전층으로부터 절연시키기 위한 절연막 형성을 위해 비트라인 형성을 위한 도전물질 증착시 같이 도포되어 상기 도전물질과 동시에 패터닝 된 것이다.FIG. 4 illustrates a process of forming the bit line 20. A first interlayer insulating layer may be formed by applying an insulating material such as a chemical vapor deposition (CVD) oxide film to the entire surface of a semiconductor substrate on which a field oxide film is formed. A process of forming a first contact hole by partially removing the interlayer insulating layer so that a portion of the first semiconductor substrate is exposed, and forming a first contact hole, for example, a high melting point metal, a metal silicide, or a polyside. A process of depositing a conductive material such as the above, and a process of forming a bit line by patterning the conductive material using a photolithography process. In this case, the first contact flow must be formed on the drain region of the transistor to be formed in a subsequent process, and reference numeral 23 denotes a conductive material for forming a bit line to form an insulating film for insulating the bit line from another conductive layer. When the material is deposited, it is applied together and patterned simultaneously with the conductive material.
제5도는 커패시터의 제1전극(100)을 형성하는 공정을 도시한 것으로서, 상기 비트라인을 완전히 감싸도록(비트라인의 측벽) 절연막을 형성하는 공정, 이후의 공정에서 형성될 트랜지스터의 소오스영역이 헝성될 제1의 반도체기판이 드러나도륵 상기 제1의 층간절연층(22)을 부분적으로 제거하여 제2의 콘택홀을 형성하는 공정, 및 결과물상에 상기 제2의 콘택흘을 통해 제1의 반도체기판(10)과 그 하면이 접하는 제1전극 (100)을 형성하는 공정으로 진행된다. 이때, 상기 제1전극으로는 스택형구조의 모든 구조, 예건대 실린더형, 박스형, 핀구조 등이 형성될 수 있음은 물론이며, 다결정실리콘이나 비정질실리콘 또는 인 사이튜(insitu) 도우프 된 다결정실리콘 등이 상기 제1전극을 구성하는 물질로 사용된다.FIG. 5 illustrates a process of forming the first electrode 100 of a capacitor. The process of forming an insulating film so as to completely surround the bit line (sidewall of the bit line), and the source region of the transistor to be formed in a subsequent process Partially removing the first interlayer insulating layer 22 to form a second contact hole even when the first semiconductor substrate to be formed is exposed; and forming a second contact hole on the resultant through the second contact flow. The process of forming the first electrode 100 in contact with the semiconductor substrate 10 and the bottom surface thereof. At this time, the first electrode may be formed of any structure of the stacked structure, for example, cylindrical, box, fin structure, etc., polycrystalline silicon, amorphous silicon or in-situ (doped polycrystalline) Silicon or the like is used as a material constituting the first electrode.
제6도는 유전체막(110) 및 제2전극(120)을 형성하는 공정을 도시한 것으로서, 상기 제1전극(100) 전면에, 예컨대 NO(Nitride/ oxide), ONO(Oxide/ Nitride/ Oxide)막이나 Ta2O5등의 유전물질을 도포하여 상기 유전체막을 형성하는 공정, 및 결과물 전면에, 예컨대 상기 제1전극 형성을 위해 사용되었던 도전물질과 같은 물질을 증착하여 상기 제2전극(120)을 형성하는 공정으로 진행된다.FIG. 6 illustrates a process of forming the dielectric film 110 and the second electrode 120. The front surface of the first electrode 100 includes, for example, NO (Nitride / oxide) and ONO (Oxide / Nitride / Oxide). A process of forming the dielectric film by applying a dielectric material such as a film or Ta 2 O 5 , and depositing a material such as a conductive material used for forming the first electrode on the entire surface of the resultant, for example, by the second electrode 120. The process proceeds to form.
제7도는 평탄화층(60)을 형성하는 공정을 도시한 것으로서, 결과물 전면에, BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 SOG (Spin On Glass) 등의 절연물질을 도포하는 공정, 및 CMP(Chemical-Mechemical Polishing) 기술-J. Electrochem, Soc., Vol. 138, No.8, August 1991 ＂A Two-Dimensional Process Model for Chemimechamical Polish Planarization＂ 참조-을 이용하여 상기 절연물질의 표면을 평평하게 식각하고 그 두께를 줄이는(제2전극의 표면이 드러나지 않을 정도) 공정으로 진행된다.FIG. 7 illustrates a process of forming the planarization layer 60. A process of applying an insulating material such as borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), or spin on glass (SOG) to the entire surface of the resultant. , And chemical-mechanical polishing (CMP) technology-J. Electrochem, Soc., Vol. 138, No.8, August 1991 Using a Two-Dimensional Process Model for Chemimechamical Polish Planarization, the surface of the insulating material is etched flat and the thickness is reduced (so that the surface of the second electrode is not exposed). The process proceeds.
제8도는 제2의 반도체기판(11)을 상기 평탄화층의 표면에 본딩하는 공정과 상기 필드산화막 사이에만 제1의 반도체기판을 남기는 공정을 도시한 것으로서, SDB (Silicon Direct Bonding)방법-Japanese Journal of Applied Physics Vol.29, No.12, December 1990 ＂Silicon Wafer Bonding Mechanism for Silicon-on-Insulator Structure＂ 및 IEDM 86 ＂Improved Dielectrically Isolated Device Integration by SDB tech ＂ 참조-을 이용하여 상기 평탄화층 표면에 제2의 반도체기판(11)을 본딩하는 공정, 및 상기 필드산화막의 하부표면(제1의 반도체기판 내부에 존재)을 식각종료점으로 한 식각공정(상기 제7도에서 설명한 CMP 기술 이용)을 행하여 필드산화막 사이에만 제1의 반도체기판을 남기는 공정(필드산화막 사이에 남은 상기 제1의 반도체기판을 도면부호 10a로 표현한다)으로 진행된다.8 shows a process of bonding a second semiconductor substrate 11 to the surface of the planarization layer and leaving a first semiconductor substrate only between the field oxide film. The method of Silicon Direct Bonding (SDB) -Japanese Journal of Applied Physics Vol. 29, No. 12, December 1990 by using the Wafer Bonding Mechanism for Silicon-on-Insulator Structure and IEDM 86 Improved Dielectrically Isolated Device Integration by SDB tech. Bonding the semiconductor substrate 11 of FIG. 2 and etching using the lower surface of the field oxide film (existing inside the first semiconductor substrate) as an etching end point (using the CMP technique described with reference to FIG. 7 above). The process proceeds to leaving the first semiconductor substrate only between the oxide films (the first semiconductor substrate remaining between the field oxide films is denoted by reference numeral 10a).
제9도는 트랜지스터를 헝성하는 공정을 도시한 것으로서, 남은 제1의 반도체기판(10a) 상에 상기 남은 제1의 반도체기판과의 사이에 게이트산화막을 게재하여 게이트전극(18)을 형성하는 공정, 게이트전극을 마스크로 하여 불순물을 도오프함으로써 상기 남은 제1의 반도체기판에 소오스영역(14) 및 드레인영역(16)을 형성하는 공정, 및 결과물 전면에, 예컨대 CVD 산화막과 같은 절연물질을 도포하여 제1의 층간절연층 (19)을 형성하는 공정으로 진행된다.9 shows a process of forming a transistor, wherein a gate oxide film is formed on the remaining first semiconductor substrate 10a with the remaining first semiconductor substrate to form a gate electrode 18; Forming a source region 14 and a drain region 16 in the remaining first semiconductor substrate by turning off impurities using a gate electrode as a mask, and applying an insulating material such as a CVD oxide film to the entire surface of the resultant The process proceeds to forming the first interlayer insulating layer 19.
제10도는 금속배선(40) 및 보호막(50)을 형성하는 공정을 도시한 것으로서, 알루미늄 등의 금속을 결과물 전면에 증착한 후 패터닝하여 금속배선을 형성하는 공정, 및 결과물 전면에, 예컨대 BPSG, PSG 및 Si3N4등의 절연물질을 도포하여 상기 보호막 (50)을 형성하는 공정으로 진행한다.FIG. 10 illustrates a process of forming the metal wiring 40 and the passivation layer 50. The process of forming a metal wiring by depositing and patterning a metal such as aluminum on the entire surface of the resultant, and forming a metal wiring on the entire surface of the resultant, for example, BPSG, Proceeding to the process of forming the protective film 50 by applying an insulating material such as PSG and Si 3 N 4 .
본 발명의 방법에 의하면, 커패시터를 먼저 형성한 후 트랜지스터를 형성하기 때문에, 커패시터 형성시 또는 평탄화층 형성시 공급되는 열에너지에 의해 트랜지스터의 소오스영역 및 드레인영역이 확장되는 현상을 방지할 수 있으므로 메모리소자의 신뢰성을 향상시킬 수 있다. 또한 스택형 커패시터에 있어서, 셀 커패시터 증가를 위해 필연적으로 나타나는 제1전극의 높이 증가를 제한없이 허용할 수 있고, 금속배선을 형성하기 전에 별도의 평탄화공정을 행하지 않아도 된다.According to the method of the present invention, since the capacitor is formed first and then the transistor is formed, the phenomenon in which the source region and the drain region of the transistor are expanded by the thermal energy supplied when the capacitor is formed or the planarization layer is prevented can be prevented. Can improve the reliability. In addition, in the stacked capacitor, an increase in height of the first electrode, which is inevitably required for increasing the cell capacitor, may be allowed without limitation, and a separate planarization process may not be performed before the metal wiring is formed.
제11도 내지 제18도는 본 발명에 의한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들로서, 제3도 내지 제10도는 메모리장치의 셀어레이영역을 도시한 단면도들인 반면, 상기 제11도 내지 제18도는 주변영역을 도시한 단면도들이다.11 through 18 are cross-sectional views illustrating a method of manufacturing a semiconductor memory device in accordance with the present invention. FIGS. 3 through 10 are cross-sectional views illustrating a cell array region of a memory device, while FIGS. 18 is a cross-sectional view showing the peripheral area.
상기 제11도 내지 제18도 각각에 대한 설명은 상기 제3도 내지 제10도 각각과 일치하므로 생략한다. 또한 상기 제11도 내지 제18도의 도면에서 설명된 도면부호와 상기 제3도 내지 제10도의 도면에서 참조된 도면부호가 일치할 경우, 이는 같은 부분을 가르킴을 의미한다.Descriptions of each of FIGS. 11 to 18 are omitted since they are the same as those of FIGS. 3 to 10. In addition, when the reference numerals described in the drawings of FIGS. 11 to 18 and the reference numerals referred to in the drawings of FIGS. 3 to 10 correspond to each other, this means that the same parts are indicated.
따라서, 본 발명에 의하면, 고신뢰도 및 고집적도의 메모리장치를 제조할 수 있다. 본 발명은 상기 비트라인 형성 공정을 커패시터 형성 공정 이전에 실시하였으나, 이는 트랜지스터 형성 공정후에 실시하여도 본 발명의 목적하는 바를 달성할 수 있음은 물론이다.Therefore, according to the present invention, a memory device of high reliability and high integration can be manufactured. Although the bit line forming process is performed before the capacitor forming process, the present invention can achieve the object of the present invention even after the transistor forming process.
본 발명이 상기 실시예에만 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.It is apparent that the present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art within the technical spirit of the present invention.
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