KR960001308B1 - Screening test method and producing method of semiconductor - Google Patents

Abstract

내용 없음.No content.

Description

반도체 메모리의 스크리닝 테스트 방법과 반도체 메모리의 제조방법Screening test method of semiconductor memory and manufacturing method of semiconductor memory

제1도는 웨이퍼 프로세스 후의 반도체 메모리에 포함되는 메모리 셀의 특성의 분포 상황을 도시하는 도면.1 is a diagram showing a distribution situation of characteristics of memory cells included in a semiconductor memory after a wafer process.

제3도는 종래의 DRAM의 일부를 도시하는 회로도.3 is a circuit diagram showing a part of a conventional DRAM.

제3도는 제2도중의 메모리 셀의 1개분을 도시하는 회로도.FIG. 3 is a circuit diagram showing one of the memory cells in FIG.

제4도는 제2도중의 센스 엠프의 1개분을 도시하는 회로도.4 is a circuit diagram showing one of the sense amplifiers in FIG.

제5도는 제2도의 DRAM의 독출 동작예를 도시하는 전압파형도.FIG. 5 is a voltage waveform diagram showing an example of the read operation of the DRAM of FIG.

제6도는 본 발명의 제1실시예에 관한 DRAM의 일부를 도시하는 회로도.6 is a circuit diagram showing a part of a DRAM according to the first embodiment of the present invention.

제7도는 제6도의 DRAM에 있어서의 더미 워드선 구동 방식의 다른 예를 사용한 독출 동작을 도시하는 전압 파형도.FIG. 7 is a voltage waveform diagram showing a read operation using another example of the dummy word line driving method in the DRAM of FIG.

제8도는 제6도의 DRAM에 있어서의 더미 워드선 구동 방식의 다른 예를 사용한 독출 동작을 도시하는 전압 파형도.FIG. 8 is a voltage waveform diagram showing a read operation using another example of the dummy word line driving method in the DRAM of FIG.

제9도는 제6도의 DRAM에 있어서의 더미 워드선 구동 방식의 다른 예를 사용한 독출 동작을 도시하는 전압 파형도.FIG. 9 is a voltage waveform diagram showing a read operation using another example of the dummy word line driving method in the DRAM of FIG.

제10도는 제6도의 DRAM에 있어서의 더미 워드선 구동 방식의 다른 예를 사장한 독출 동작을 도시하는 전압 파형도.FIG. 10 is a voltage waveform diagram showing a read operation in which the dummy word line driving method in the DRAM of FIG.

제11도는 제6도의 DRAM에 있어서의 더미 워드선 구동 방식의 다른 예를 사용한 독출 동작을 도시하는 전압 파형도.FIG. 11 is a voltage waveform diagram showing a read operation using another example of the dummy word line driving method in the DRAM of FIG.

제12도는 제6도중의 DWL 전위 제어 회로의 다른 예를 도시하는 회로도.FIG. 12 is a circuit diagram showing another example of the DWL potential control circuit in FIG.

제13도는 제6도중의 DWL 전위 제어 회로의 다른 예를 도시한 회로도.FIG. 13 is a circuit diagram showing another example of the DWL potential control circuit in FIG.

제14도는 제6도중의 DWL 전위 제어 회로의 다른 예를 도시한 회로도.FIG. 14 is a circuit diagram showing another example of the DWL potential control circuit in FIG.

제15도는 제6도중의 DWL 전위 제어 회로의 다른 예를 도시한 회로도.FIG. 15 is a circuit diagram showing another example of the DWL potential control circuit in FIG.

제16도는 본 발명의 DRAM의 제조 공정의 일예를 도시하는 플로우차트.Fig. 16 is a flowchart showing an example of the manufacturing process of the DRAM of the present invention.

제17도는 제6도중의 용량으로서 더미용 DRAM 셀의 용량을 사용한 예를 도시하는 회로도.FIG. 17 is a circuit diagram showing an example in which the capacity of a dummy DRAM cell is used as the capacity in FIG.

제18도는 제17도의 DRAM의 독불 동작예를 도시하는 전압 과형도.FIG. 18 is a voltage transient diagram showing an example of the toxic operation of the DRAM of FIG. 17. FIG.

제19도는 본 발명의 제2실시예에 관한 DRAM의 실 예를 도시하는 회로도.19 is a circuit diagram showing an example of a DRAM according to the second embodiment of the present invention.

제20도는 제19도중의 DWL 전위 제어 회로의 실 예를 도시하는 회로도.FIG. 20 is a circuit diagram showing an example of the DWL potential control circuit in FIG. 19. FIG.

제21도는 제19도중의 DWL 전위 제어 회로의 다른 예를 도시한 회로도.FIG. 21 is a circuit diagram showing another example of the DWL potential control circuit in FIG.

제22도는 본 발명의 제3실시예에 관한 DRAM의 일부를 도시하는 회로도.Fig. 22 is a circuit diagram showing a part of DRAM according to the third embodiment of the present invention.

제23도는 제22도의 DRAM의 독출 동작예를 표시하는 전압 파형도.FIG. 23 is a voltage waveform diagram showing an example of the read operation of the DRAM of FIG.

제24도는 본 발명의 제4실시예에 관한 DRAM의 일부를 도시하는 회로도.24 is a circuit diagram showing a part of a DRAM according to the fourth embodiment of the present invention.

제25도는 제24도의 DRAM의 독출 동작예를 도시하는 전압 파형도.FIG. 25 is a voltage waveform diagram showing an example of a read operation of the DRAM of FIG.

제26도는 본 발명의 제5실시예에 관한 DRAM의 일부를 도시하는 회로도.FIG. 26 is a circuit diagram showing a part of a DRAM according to the fifth embodiment of the present invention. FIG.

제27도는 제26도의 DRAM의 독출 동작예를 도시하는 전압 파형도.FIG. 27 is a voltage waveform diagram showing an example of the read operation of the DRAM of FIG.

제28도는 본 발명의 반도체 메모리의 스크리닝 테스트 방법이 적용된 DRAM의 일예의 일부를 도시하는 회로도.Fig. 28 is a circuit diagram showing a part of an example of a DRAM to which the screening test method of the semiconductor memory of the present invention is applied.

제29도는 제28도의 DRAM의 독출 동작예를 도시하는 타이밍 파형도.FIG. 29 is a timing waveform diagram showing an example of read operation of the DRAM of FIG.

제30도는 본 발명의 반도체 메모리의 스크리닝 방법이 적용되는 ORAM의 다른 예에 대하여 일부를 도시하는 회로도.30 is a circuit diagram showing a part of another example of ORAM to which the screening method of the semiconductor memory of the present invention is applied.

제31도는 제30도의 DRAM의 독출 동작예를 도시하는 타이밍 파형도.FIG. 31 is a timing waveform diagram showing an example of read operation of the DRAM of FIG.

제32도는 본 발명의 반도체 메모리의 스크리잉 테스트 방법이 적용되는 DRAM의 또 다른 예의 일부를 도시하는 회로도.32 is a circuit diagram showing a part of another example of a DRAM to which the screening test method of the semiconductor memory of the present invention is applied.

제33도는 제32도의 DRAM의 독출 동작예를 도시하는 타이밍 파형도.33 is a timing waveform diagram showing an example of a read operation of the DRAM of FIG. 32;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

W1∼Wm : 워드선 BL1∼BLn : 비트선W1 to Wm: Word line BL1 to BLn: Bit line

10 : 메모리 셀 어레이 11 : 더미 셀부10 memory cell array 11 dummy cell portion

12 : 더미 워드선 구동 회로 13 : 더미 워드선 구동 방식 결정 회로12: dummy word line driving circuit 13: dummy word line driving method determination circuit

15,17,84,91 : 더미 워드선 전위 제어 회로15,17,84,91: dummy word line potential control circuit

16 : 더미 워드선 레벨 결정 회로 SA1-SAn : 센스 엠프16: dummy word line level determining circuit SA1-SAn: sense amplifier

81 : DWL 구동 회로 100 : 프리차지 회로81: DWL driving circuit 100: precharge circuit

103 : 내부 VAL 발생 회로 113 : 내부 VDC 발생 회로103: internal VAL generating circuit 113: internal VDC generating circuit

153 : 내부 VPL 발생 회로153: internal VPL generating circuit

본 발명은 반도체 메모리 및 그 스크리닝 테스트 방법에 관한 것으로, 특히 메모리 셀의 데이타를 독출하여 제어하기 위한 수단 및 웨이퍼 상태에 있어서의 반도체 메모리의 메모리 셀의 불량을 검출하기 위한 스크리닝 테스트 방법에 관한 것이다.The present invention relates to a semiconductor memory and a screening test method thereof, and more particularly, to a means for reading and controlling data of a memory cell and a screening test method for detecting a defect of a memory cell of a semiconductor memory in a wafer state.

반도체 메모리를 제조하는 공정은 엄격히 관리되고 있으나, 그래도 어느 정도의 편차(또는 긍차)는 피할 수 없다. 각각의 공정에서의 미소한 편차가 모든 웨이퍼 프로세스 공정을 종료하기 까지 누적되어 이 허용차의 누적은 웨이퍼 프로세스 후의 반도체 메모리내에 포함되는 메모리 셀의 특성의 편차로서 나타난다.Although the process of manufacturing a semiconductor memory is strictly controlled, some variation (or difference) is inevitable. The slight deviation in each process accumulates until the end of all wafer process processes and the accumulation of this tolerance appears as a deviation of the characteristics of the memory cells included in the semiconductor memory after the wafer process.

제1도는 웨이퍼 프로세스 후의 반도체 메모리에 포함되는 메모리 셀의 특성의 분포상황을 도시하는 도면이다.FIG. 1 is a diagram showing the distribution of characteristics of memory cells included in the semiconductor memory after the wafer process.

제1도의 도시와 같이 메모리 셀의 특성 분포는 대략 3군으로 분할되어 있는 것으로 생각된다. 즉, 분포(1)은 건전한 메모리 셀군, 분포(2)는 독출 또는 기입이 전혀 불가능한 완전한 불량 메모리 셀군, 분포(3)은 독출 기입은 가능하나 그 동작이 불완전한 메모리 셀군이다.As shown in FIG. 1, the characteristic distribution of the memory cells is considered to be divided into approximately three groups. That is, the distribution 1 is a healthy memory cell group, the distribution 2 is a complete defective memory cell group in which reading or writing is not possible at all, and the distribution 3 is a memory cell group in which the reading and writing is possible but the operation is incomplete.

반도체 메모리를 제조할 때, 웨이퍼 프로세스 종료후의 웨이퍼 상태에 있어서의 최초의 테스트 공정(이른바 다이소트 공정)에서 양품 및 불량품의 선별 테스트를 실시하고 있다 다이소트 공정에서는 웨이퍼상에 형성된 메모리 칩의 패드에 프로브카드의 바늘을 대고, 칩의 동작에 필요한 전원, 어드레스, 입력 데이타, 제어신호 등을 부여하는 각 바늘에 유입되는 전류 또는 출력 데이타 등을 측정하여 기대치와 비교하는 것으로 양품 및 불량품의 판정을 실시하고 있다When fabricating a semiconductor memory, screening tests for good and defective products are performed in the first test process (so-called diesort process) in the wafer state after the end of the wafer process. In the diesort process, a pad of a memory chip formed on a wafer is applied. With the needle of the probe card, it measures the current or output data flowing into each needle that gives power, address, input data, control signal, etc. necessary for the operation of the chip. Doing

다이소트 공정은 많은 항목으로 분할되어 있으나, 일반적으로는(1) 전류 시험,(2) 동작 시험으로 구별된다.The diesort process is divided into many items, but generally divided into (1) current test and (2) operation test.

우선, 처음에 전류 시험이 실시된다 이 시험에서는 대기시 전원 전류 또는 동작시 전원 전류, 입력핀 누설 전류등의 측정이 실시된다. 측정 전류치가 어떤 특정 범위내에 들어있으면 양품으로 판단되고, 다음 항목의 시험이 실행되는데, 측정 전류치가 규정 범위내에 만들어 있을 경우에는 불량품으로 판정되어, 더 이상의 항목 시험은 실행되지 않는다.First, the current test is performed first. In this test, measurements of standby power current, operating power current, and input pin leakage current are performed. If the measured current value is within a certain range, it is judged to be good, and the following items are tested. If the measured current value is made within the specified range, it is judged as defective and no further item test is performed.

전류 시험에 합격한 칩에는 다음의 동작 시험이 실시된다. 이 시험의 목적은 메모리 셀의 기입 독출 동작이 정확히 실행되는지의 여부를 테스트하는 것이다. 동작 시험 시험은 여러개의 항목으로 구분해서 실시된다. 전원 전압, 입력 데이타의 전압 타이밍, 어드레스의 전압 타이밍, 메모리 셀에 기입하는 데이타 패턴(메모리 셀 평면에 기입되는“0”,“1”의 조합)등을 여러가지 조합해서 기입 독출을 실시하고, 기입된 데이타 패턴이 정확히 독출되는지를 시험한다.The following operation test is performed on the chip which passed the current test. The purpose of this test is to test whether the write read operation of a memory cell is performed correctly. Operational tests The tests are divided into several categories. Write reading is performed by various combinations of power supply voltage, voltage timing of input data, voltage timing of address, and data pattern (combination of "0" and "1" to be written on the memory cell plane) to write to the memory cell. Test the read data pattern correctly.

종래의 다이소트 공정에 있어서, 제1도에 도시한(2)군의 메모리 셀은 간단하게 제거할 수 있다. 이것에 대하여(3)군의 메모리 셀은 독출했을 때의 정보량(전압 독출의 경우는 비트선쌍의 전위차, 전류 독출의 경우는 비트선 쌍의 전류차)이 적으므로 그 제거는 용이하지 않다.In the conventional die sorting process, the memory cells of the group (2) shown in FIG. 1 can be easily removed. On the other hand, since the memory cells in the group (3) have a small amount of information (the voltage difference between the bit line pairs in the case of voltage reading and the current difference between the bit line pairs in the case of current reading), the removal is not easy.

그래서 통상적으로는 다이소트 긍정에서(3)군의 메모리 셀을 제거하기 위하여 여러가지 스크리닝 테스트가 실시되고 있다. 예를들면 사양서(仕樣書)에서 규정되어 있는 전원 전압 범위보다도 낮은(또는 높은) 전원 전압으로 동작시키는 테스트, 또는 사양서에서 규정된 타이밍보다도 엄격한 타이밍으로 제어신호, 어드레스, 데이타등을 제공하여 동작시키는 테스트, 또는 메모리 셀 평면내에 여러가지의 데이타 패턴(인접된 메모리 셀의“0”,“1”의 조합)으로 데이타를 제공하여 동작시키는 네스트 등이다.Thus, various screening tests are typically performed to remove the memory cells of group (3) from the die sort positive. For example, a test that operates at a supply voltage lower (or higher) than the supply voltage range specified in the specification sheet, or provides a control signal, address, data, etc. at a timing stricter than the timing specified in the specification sheet. The test or the nest which operates by providing data in various data patterns (combination of "0" and "1" of adjacent memory cells) in the memory cell plane.

그러나, 이와 같은 종래의 스크리닝 테스트에서는 반디스(3)군의 모든 메모리 셀을 제거 했다고는 할 수 없다. 또(3)군의 메모리 셀은 일반적으로 불안정하고, 같은 테스트를 수회반복 실행해도 어떤 때는 불량으로 검출되고 있는데, 어떤 때는 불량으로 검출되지 않을 때도 있다.However, in such a conventional screening test, it cannot be said that all memory cells of the bandis 3 group are removed. The memory cells of group (3) are generally unstable, and even if the same test is executed several times, they are sometimes detected as bad, but sometimes they are not detected as bad.

다이소트 공정에서 불량으로 검출되지 않은(3)군의 메모리 셀에 대해서는 패캐지에 수납된 후의 최종 테스트 공정에서 불량으로 검출할 필요가 있다. 그러나, 최종 테스트 공정에서 불량으로 검출된 반도체 메모리는 패키지 재료나 테스트 비용이 낭비된다.The memory cells of the group (3) that are not detected as defective in the diesort process need to be detected as defective in the final test process after being stored in the package. However, the semiconductor memory detected as defective in the final test process wastes packaging materials and test costs.

상기와 같이(3)군이 메모리 셀을 다 제거할 수 없는 문제는, 특히 DRAM (Dynamic Random Access Memoyr)에 있어서는 대용량화에 수반하여 스택형 셀 또는 트렌치형 셀 등의 3차원적 구조를 갖게 되면 스택형 셀의 스트레이지 노드의 접촉부량이나 트렌치형 셀의 트랜치구멍 불량으로 충분한 셀용량을 확보 하기가 곤란해지고, 상기와 같이 불량이 되기 쉬운 셀이 어떤 확률로 발생함으로 더욱 중요해진다.As described above, the group (3) cannot remove all the memory cells. In particular, in the case of DRAM (Dynamic Random Access Memoyr), when the stack has a three-dimensional structure such as a stacked cell or a trench cell with a large capacity, It is difficult to secure sufficient cell capacity due to the contact amount of the stray node of the type cell or the poor trench hole of the trench type cell, and it becomes more important as the probability of defective cells occurs as described above.

다음에 제2도-제5도를 참조하면서 종래의 DRAM의 일부 구성의 일예 동작예를 간단히 설명한다.Next, an example of the operation of one configuration of a conventional DRAM will be briefly described with reference to FIGS.

제2도는 종래의 DRAM에 있어서의 메모리 셀 어레이(MCA)의 구성 및 센스 엠프(SA1-SAn)와의 접속 관계를 도시하는 회로도이다.2 is a circuit diagram showing a configuration of a memory cell array MCA and a connection relationship with sense amplifiers SA1-SAn in a conventional DRAM.

메모리 셀 어레이 MCA에 있어서, MC...는 행열상으로 배열된 DRAM 셀, WL1-WLm은 동일행의 셀 MC...에 공통 접속된 워드선, BL1,/BL1,..BLn,/BLn은 동일열의 셀 MC... 에 접속된 비트선이다. DCA는 더미 셀부이고, 상기 메모리 셀 어레이 MCA의 각 비트선 BL1,/BL1,..BLn,/BLn에 1개씩 더미 셀 DC가 접속되어 있다.In the memory cell array MCA, MC ... are DRAM cells arranged in a row, WL1-WLm are word lines commonly connected to cells MC ... in the same row, BL1, / BL1, .... BLn, / BLn. Is a bit line connected to the cells MC ... in the same column. The DCA is a dummy cell portion, and one dummy cell DC is connected to each of the bit lines BL1, / BL1, .... BLn, / BLn of the memory cell array MCA.

상기 더미 셀부 DCA에 있어서, DWL 및 /DWL은 더미 워드선, VPL은 더미 셀 커패시터 플레이트 전위, VDC는 더미 셀 기입 전위이다.In the dummy cell portion DCA, DWL and / DWL are dummy word lines, VPL is a dummy cell capacitor plate potential, and VDC is a dummy cell write potential.

센스엠프 SA-SAn는 상기 메모리 셀 어레이 MCA의 상보적인 비트선쌍(BL1, /BL1)-(BLn,/BLn)에 각각 대응해서 접속되고, 선택된 행이 메모리 셀에서 비트선에 독출된 정보를 센스 증폭하는 것이다.The sense amplifier SA-SAn is connected to the complementary bit line pairs BL1, / BL1)-(BLn, / BLn) of the memory cell array MCA, respectively, and senses the information in which the selected row is read from the memory cell to the bit line. To amplify.

제3도는 제2도중이 메모리 셀 MC의 1개분을 도시하는 회로도이다.FIG. 3 is a circuit diagram showing one portion of the memory cell MC in FIG.

Q는 트랜스퍼 게이트용 MOS용 트랜지스터이고, 드레인이 비트선 BLi 또는 /BLi에 접속되고, 게이트가 워드선 WLi에 접속되고 있다. C는 정보 기억용의 용량이고, 그 일단이 상기 트랜지스터 Q의 소스에 접속되고, 타단이 커패시터 플레이트 전위 VPL에 접속되어 있다.Q is a MOS transistor for transfer gates, the drain is connected to the bit line BLi or / BLi, and the gate is connected to the word line WLi. C is a capacity for information storage, one end of which is connected to the source of the transistor Q, and the other end of which is connected to the capacitor plate potential VPL.

제4도는 제2도중의 센스 앰프(SA1-SAn)의 1개분을 대표적으로 도시하는 회로디아다.FIG. 4 is a circuit diagram representatively showing one portion of the sense amplifiers SA1-SAn in FIG.

BQ는 비트선 프리챠지·이퀼라이즈 회로이고, VPR은 비트선 프리챠지 전위, /ψEQ는 프리챠지·이퀼라이즈 신호이다. SN는 비트선 전위 센스용의 N채널 센스 엠프, SP는 비트선 전위 리스토어용의 P채널 센스엠프, /ψn는 N채널 센스엠프 활성화 신호, ψP는 P채널 센스 엠프 활성화 신호이다.BQ is a bit line precharge equalization circuit, VPR is a bit line precharge potential, and / ψEQ is a precharge equalization signal. SN is an N channel sense amplifier for bit line potential sense, SP is a P channel sense amplifier for bit line potential restore, / ψ n is an N channel sense amplifier activation signal, and ψ P is a P channel sense amplifier activation signal.

제5도는 제2도의 DRAM의 독출 동작예를 도시하는 전압 파형도이다.FIG. 5 is a voltage waveform diagram showing an example of the read operation of the DRAM of FIG.

Vcc는 전원 전위, Vcc/2는 비트선의 프리챠지 전원, WL은 선택된 해의 워드선, DWL은 선택된 한쪽의 더미 워드선, /DWL은 선택디지 않은 다른 쪽의 더미 워드선, BL은 선택 행의 셀에 접속된 한쪽의 비트선, /BL은 상기 비트선 BL에 대하여 상보쌍을 이루는 다른 쪽의 비트선(상기 더미 워드선 DWL에 의하여 선택되는 더미 셀 DC가 접속되고 있는 비트선)이다.Vcc is the power supply potential, Vcc / 2 is the precharge power supply for the bit line, WL is the word line of the selected solution, DWL is the dummy word line on one side that is selected, / DWL is the dummy word line on the other side that is not selected, and BL is the One bit line connected to the cell, / BL, is the other bit line (the bit line to which the dummy cell DC selected by the dummy word line DWL is connected) which forms a complementary pair to the bit line BL.

Vn은 선택행의 워드선 WL의 전이가 상승했을 때의 선택형의 셀 MC의 게이트·드레인간의 용량을 통해서 상기 한쪽의 비트선 BL에 발생하는 커플링 노이즈에 의한 전위, Vd는 상기 더미 워드선 DWL의 전위를 상승시킴으로써 선택디는 더미 셀 DC가 접속되고 있는 다른 쪽의 비트선 /BL에 발생하는 커플링 노이즈에 의한 전위, V1은 선택된 셀 MC의“1”데이타가 상기 비트선 BL에 독출되었을 때에 나타나는 신호전위의 변화량, V0는 선택된 셀 MC의“0”데이타가 상기 비트선 BL에 독출되었을 때에 나타나는 신호 전위의 변화량이다.Vn is a potential due to coupling noise generated in the one bit line BL through the gate-drain capacitance of the selected cell MC when the transition of the word line WL in the selected row rises, and Vd is the dummy word line DWL. The potential of the coupling noise generated on the other bit line / BL to which the dummy cell DC is connected by raising the potential of V1 is the potential of the "1" data of the selected cell MC. The change amount of the signal potential which appears at the time, V0 is the change amount of the signal potential which appears when the " 0 " data of the selected cell MC is read out to the bit line BL.

그런데, DRAM의 대용량화, 메모리 셀의 고집적화, 미세화에 수반하는 셀 패턴 면적의 축화에 의하여 셀트랜지스터의 기판 바이어스 효과에 의한 임계치 전압의 상승 및“1”데이타에 대한 셀 용량의 저하가 발생하여 셀에 충분한 레벨의“1”데이타를 기입하는 것이 곤란해지고 있다.However, the increase in the threshold voltage due to the substrate bias effect of the cell transistor and the decrease in the cell capacity for the “1” data occur due to the increase in the DRAM pattern, the high integration of the memory cell, and the reduction of the cell pattern area associated with the miniaturization. It is difficult to write enough "1" data.

이것에 의하여“1”데이타 독출시의 비트선 신호 전위이 변화량 △V1이“0”데이타의 독출시의 비트선 신호 전위의 변화량 △V0보다 작아지는 경향이 강해 지고 즉,“1”데이타의 독출 마진(비트선 센스 엠프의 센스마진)과“0”데이타의 독출 마진의 불균형이 발생하여 마진 소프트 에러율이 악화되는 문제가 있다.This increases the tendency for the bit line signal potential at the time of reading the "1" data to be smaller than the change amount ΔV0 at the bit line signal potential at the time of reading the "0" data, that is, the read margin of the "1" data. There is a problem that the margin soft error rate is deteriorated due to an imbalance between the sense margin of the bit line sense amplifier and the read margin of the "0" data.

그러나, 종래의 DRAM은 메모리 셀이 독출 마진을 임의로 변경하여 최적화하는 것이 용이하지 않았다.However, in the conventional DRAM, it is not easy for the memory cell to arbitrarily change the read margin to optimize.

본 발명은 종래의 반도체 메모리는 메모리 셀의 고집적화, 미세화에 수반하여 발생하는“1”,“0”데이타의 독출 마진의 불균형을 용이하게 보정할 수가 없는 문제를 해결한 반도체 메모리를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory that solves a problem in which a conventional semiconductor memory cannot easily correct an imbalance between read margins of "1" and "0" data generated due to high integration and miniaturization of memory cells. It is done.

또, 본 발명은 종래의 반도체 메모리는 웨이퍼 상태에 있어서의 스크리닝 테스트에 있어서 동작이 불완전한 메모리 셀군에 대하여 반드시 모든 메모리 셀을 불양으로서 검출할 수가 없다는 문제를 해결한 반도체 메모리 및 그 스크리닝 테스트 방법을 제공하는 것을 목적으로 한다.In addition, the present invention provides a semiconductor memory and a screening test method which solve the problem that a conventional semiconductor memory cannot necessarily detect all memory cells as defective for a memory cell group in which operation is incomplete in a screening test in a wafer state. It aims to do it.

상기의 목적을 달성하기 위하여 본 발명의 반도체 메모리는 다이나믹형이 메모리 셀 어레이와, 이 메모리 셀 어레이에 있어서의 선택된 메모리 셀의 독출 정보를 센스 증폭하는 센스엠프와, 상기 메모리 셀 어레이에 있어서이 상보적인 비트선쌍에 각각 대응해서 용량을 통해서 더미 워드선이 접속된 더미 셀부와, 상기 메모리 셀 어레이에 있어서의 선택된 워드선이 활성화될 때에 상기 더미 워드선을 구동하는 방식을 임의로 제어할 수 있는 워드선 전위 제어 회로를 구비하고 있다.In order to achieve the above object, the semiconductor memory of the present invention has a dynamic memory cell array, a sense amplifier for sense amplifying read information of a selected memory cell in the memory cell array, and a complementary memory cell array. A word line potential capable of arbitrarily controlling a dummy cell portion in which a dummy word line is connected through a capacitance corresponding to a pair of bit lines, and a method of driving the dummy word line when a selected word line in the memory cell array is activated; A control circuit is provided.

상기 반도체 메모리에 의하면, 더미 워드선 전위 제어 회로에 의한 제어에 의하여 메모리 셀의“1”,“0”데이타의 독출 마진이 불균형을 용이하게 보정할 수가 있다.According to the semiconductor memory, the unevenness of the read margins of the "1" and "0" data of the memory cells can be easily corrected by the control by the dummy word line potential control circuit.

따라서, 반도체 메모리이 제조 과정에 있어서 로트 중의 샘풀이 되는 반도체 메모리에 대하여 소프트 에러 테스트를 실시했을 때의 결과에 필요하면“1”,“0”데이타의 독출 마진의 불균형을 보정할 수 있다.Therefore, if the semiconductor memory is required as a result of the soft error test of the semiconductor memory serving as the sample in the lot during the manufacturing process, the unevenness in the read margins of the "1" and "0" data can be corrected.

이 경우, 상기 로트의 메모리 칩상의 소정의 패드를 소정의 전위노드에 접속하고, 상기 패드의 전위에 의해 더미 워드선의 구동방식을 결정하도록 해두면, 상기 로트의 반도체 메모리에 대하여 보정을 실시하기 위한 더미 워드선 구동 방식을 반영구적으로 고정할 수 있게 되고, 신뢰성, 수율의 향상을 도모할 수 잇다.In this case, if a predetermined pad on the memory chip of the lot is connected to a predetermined potential node, and the driving method of the dummy word line is determined by the potential of the pad, the semiconductor memory of the lot is to be corrected. The dummy word line driving method can be fixed semi-permanently, and the reliability and yield can be improved.

또한 본 발명의 반도체 메모리의 스크리닝 테스트 방법은 반도체 웨이퍼의 메모리 칩 영역상에 형성되어 있는 메모리 회로의 메모리 셀 어레의 메모리 셀에서 데이타를 독출할때 상기 메모리 칩 영역상에 형성된 패드에 제어 신호를 인가함으로써 상기 메모리 셀에서 데이타를 독출했을 때에 상기 메모리 셀 어레이의 비트선쌍에 나타나는 전위차 또는 전류차가 작아져서 독출이 어려워지도록 강제적으로 변화시키고, 그 결과 상기 비트선대에 충분한 전위차 또는 전류차가 발생되지 않는 기업·독출 마진의 적은 메모리 셀을 검출하여 상기 메모리 셀을 불량으로 판정한다.In addition, the screening test method of the semiconductor memory of the present invention applies a control signal to a pad formed on the memory chip region when data is read from the memory cell of the memory cell array of the memory circuit formed on the memory chip region of the semiconductor wafer. When the data is read from the memory cell, the potential difference or current difference appearing in the bit line pair of the memory cell array becomes small, thereby forcibly changing to make reading difficult, and as a result, the company does not generate sufficient potential difference or current difference in the bit line band. A memory cell with a small read margin is detected to determine the memory cell as defective.

이와 같은 웨이퍼 상태에 있어서의 반도체 메모리의 스크리닝 테스트 방법에 의하면, 스크리닝 테스트에 있어서 메모리 칩 영역상의 패드에 전압을 인가함으로써 메모리 셀의“1”데이타의 독출 마진 또는“0”데이타의 독출 마진을 엄격히 하도록 제어할 수가 있게 된다.According to the screening test method of the semiconductor memory in such a wafer state, in the screening test, a voltage is applied to a pad on the memory chip region to strictly read the read margin of the "1" data or the "0" data of the memory cell. Can be controlled.

따라서, 기입·독출 마진이 적은(즉, 동작이 불완전한) 메모리 셀군에 대하여 모든 메모리 셀을 불량으로 검출할 수 있다.Therefore, all memory cells can be detected as defective for the memory cell group having a low write / read margin (i.e., incomplete operation).

이것에 의하여 스크리닝 테스트의 효율의 향상을 도모할 수 있는 동시에 패키징 후의 불량 발생율을 저감할 수 있고, 패키지 재료나 테스트 비용을 절약할 수 있다.As a result, the efficiency of the screening test can be improved, and the defective occurrence rate after packaging can be reduced, and the packaging material and the test cost can be saved.

또 스크리닝 테스트에 의하여 판명된 독출 마진이 적은 불량의 메모리 셀을 용장 비트로 치환하도록 하면 종합적으로 본 경우의 수율이 향상된다.In addition, when the defective memory cell having a low read margin determined by the screening test is replaced with a redundant bit, the overall yield can be improved.

이하, 도면을 참조하여 본 발명의 반도체 메모리 및 그 스크리닝 테스트 방법의 몇몇 실시예를 설명한다. 또 본 발명에서 전 도면에 걸쳐서 공통 부분에는 공통된 참조 부호를 사용함으로써 중복 설명을 방지한다.Hereinafter, some embodiments of a semiconductor memory and a screening test method of the present invention will be described with reference to the drawings. In the present invention, redundant description is prevented by using common reference numerals in common parts throughout the drawings.

제6도는 본 발명의 제1실시예에 관한 DRAM이 일부를 도시하는 회로도이고, 이 DRAM 회로는 반도체 칩(DRAM 칩)(1)상에 형성되어 있다.6 is a circuit diagram showing a part of a DRAM according to the first embodiment of the present invention, which is formed on a semiconductor chip (DRAM chip) 1.

상기 DRAM 회로에 있어서, 메모리 셀 어레이(10)는 행렬 형상으로 배열된 DRAM 셀(MC...)과, 동일행의 셀(MC...)에 공통으로 접속된 워드선(WL1∼WLm)과, 동일열의 셀(MC...)에 공통으로 접속된 비트선(BL1,/BL1,∼BLn,/BLn)을 갖는다.In the DRAM circuit, the memory cell array 10 includes the DRAM cells MC ... arranged in a matrix and word lines WL1 to WLm connected in common to the cells MC ... in the same row. And bit lines BL1, / BL1,-BLn, / BLn commonly connected to the cells MC ... in the same column.

11은 커플링 용량행의 더미 셀부이고, 상기 메모리 셀 어레이 MCA의 각 비트선 BL1∼BLn에 1개씩 용량 C를 통하여 더미 워드선 DWL이 접속되고, 각 비트선 /BL1∼BLn에 1개씩 용량 C를 통하여 더미 워드선 /DWL이 접소되어 있다. 이들이 용량 C는 MOS형 용량 또는 플레이트 폴리실리콘과 게이트 전극 재료와의 사이이 층간 용량이 사용된다.11 is a dummy cell portion of the coupling capacitor row, and the dummy word line DWL is connected to each of the bit lines BL1 to BLn of the memory cell array MCA through the capacitor C, and one capacitor C to each of the bit lines / BL1 to BLn. The dummy word line / DWL is closed through. These capacitors C are MOS type capacitors or interlayer capacitance between plate polysilicon and the gate electrode material is used.

12는 상기 더미 워드선 DWL, /DWL에 접속된 더미 워드선 구동 회로, 13은 이 더미 워드선 구동 회로(12)에 의한 더미 워드선 구동 방식을 결정하기 위한 더미 워드선구동 방식 결정 회로이다. 14는 칩상의 패드이고, 상기 더미 워드선 구동 방식 결정 회로(13)에 더미 워드선 구동 방식 제어 전이를 제공하기 위한 것이다. 이들의 더미 워드선 구동 회로(12), 더미 워드선 구동 방식 결정 회로(13)및 패드(14)는 더미 워드선 전위 제어 회로(DWL 전위 제어 회로)(15)를 형성하고 있다.12 is a dummy word line driving circuit connected to the dummy word lines DWL and / DWL, and 13 is a dummy word line driving method determination circuit for determining the dummy word line driving method by the dummy word line driving circuit 12. Numeral 14 denotes a pad on a chip for providing a dummy word line driving method control transition to the dummy word line driving method determining circuit 13. The dummy word line driving circuit 12, the dummy word line driving method determination circuit 13, and the pad 14 form a dummy word line potential control circuit (DWL potential control circuit) 15. As shown in FIG.

센스 엠프(SA1∼SAn)는 상기 메모리 셀 어레이(10)의 상보적인 비트선쌍(BL1,/BL1)∼(BLn,/BLn)에 각각 대응해서 접속되고, 선택된 행의 메모리 셀에서 비트선에 독출된 정보를 센스 증폭하는 것으로 각각 예를들면 제4도의 도시와 같이 구성되고 있다. 또 복수조의 비트선쌍에 대하여 1개의 센스 엠프가 전환 접속되도록 구성되는 경우도 있다.The sense amplifiers SA1 to SAn are connected to the complementary bit line pairs BL1, / BL1 to BLn, / BLn of the memory cell array 10, respectively, and are read from the bit lines in the memory cells of the selected row. The amplified information is sense-amplified, for example, as shown in FIG. In addition, one sense amplifier may be switched so as to be connected to a plurality of pairs of bit line pairs.

제7도 내지 제11도는 제6도의 DRAM에 있어서의 워드선·더미 워드선의 구동 방식에 대하여 각종이 방식을 설명하기 위하여 각 방식에 있어서의 독출 동작을 도시하는 전압 파형도이다.7 to 11 are voltage waveform diagrams showing the read operation in each method in order to explain various methods for driving the word line and the dummy word line in the DRAM of FIG.

제7도 내지 제11도에 있어서, Vcc는 전원 전위, Vcc/2는 비트선의 프리챠지 전위, WL은 선택된 행의 워드선, DWL은 한쪽의 더미 워드선, /DWL은 다른쪽의 더미 워드선, BL은 선택행의 셀에 접속되는 한쪽의 비트선, /BL은 상기 비트선 BL에 대하여 상보쌍을 이루는 다른족 비트선(상기 더미 워드선 DWL에 이하여 선택되는 용량 C가 접속되고 있는 비트선)이다. Vn은 선택행의 워드선 WL의 전위가 상승했을 때에 선택행의 셀 MC의 게이트·드레인간의 용량을 통해서 상기 한쪽의 비트선 BL에 발생하는 커플링 노이즈에 의한 전위, Vd는 상기 더미 워드선 DWL의 전위를 상승시키므로써 상기 다른쪽의 비트선 /BL에 발생하는 커플링 노이즈에 의한 전위, V1은 선택된 셀 MC의“1”데이타가 상기 비트선 BL에 독출되었을 때에 나타나는 신호 전위의 변화량, V0는 선택된 셀 MC의“0”데이타가 상기 비트선 BL에 독출되었을 때에 나타나는 신호 전위의 변화량이다.7 to 11, Vcc is the power supply potential, Vcc / 2 is the precharge potential of the bit line, WL is the word line of the selected row, DWL is one dummy word line, and / DWL is the other dummy word line. , BL is one bit line connected to a cell of a selection row, / BL is a different group bit line constituting a complementary pair with respect to the bit line BL (bits to which capacitor C selected after the dummy word line DWL is connected). Line). Vn is a potential due to coupling noise generated in the one bit line BL through the gate-drain capacitance of the cell MC in the selected row when the potential of the word line WL in the selected row rises, and Vd is the dummy word line DWL. The potential of the coupling noise generated on the other bit line / BL by increasing the potential of V1, V1, is the amount of change in signal potential that appears when the "1" data of the selected cell MC is read out to the bit line BL, V0. Is the amount of change in signal potential that appears when the " 0 " data of the selected cell MC is read out to the bit line BL.

제7도에 도시한 구동 방식은 선택 워드선 WL의 활성화시에 더미 워드선 DWL,/ DWL를 다같이 비활성 상태로 유지하는 방식이다.The driving method shown in FIG. 7 is a method in which the dummy word lines DWL // DWL are kept in an inactive state when the selected word line WL is activated.

즉, 비트선쌍(BL,/BL)의 전위가 프리챠지·이퀄라이즈된 상태가 해제된 후 선택된 행의 워드선 WL이 승압 전위까지 상승한다. 이 워드선 WL의 전이가 상승했을 때에 선택 행의 셀의 게이트·드레인간 용량을 통해서 한쪽의 비트선 BL에 커플링 노이즈에 의한 전위 Vn이 발생한다. 그리고 선택 행의 셀에서 한쪽의 비트선 BL에 데이타가 독출되어 비트선쌍(BL,/BL)에 전위차가 발생했을 때 센스엠프가 동작하여 비트선쌍 (BL/BL)의 한쪽이 전위를 풀다운하고, 다른쪽의 전위를 풀업한다.That is, after the state where the potentials of the bit line pairs BL and / BL are precharged and equalized is released, the word line WL of the selected row rises to the boosting potential. When the transition of the word line WL rises, the potential Vn due to coupling noise is generated in one bit line BL through the gate-drain capacitance of the cells of the selected row. When data is read from one bit line BL in a cell of a selected row and a potential difference occurs between the bit line pairs BL and / BL, a sense amplifier operates to pull down the potential of one of the bit line pairs BL / BL. Pull up the other potential.

제7도의 구동 방식에서는 워드선 전위의 상승시에 발생하는 워드선 WL로부터의 커플링 노이즈에 의한 전위 Vn분만큼 한쪽의 비트선 BL의 전위가 높아지는데, 다른 쪽의 비트선 /BL에는 더미 워드선 DWL로 부터의 커플링 노이즈에 의한 전위 Vd가 나타나지 아니함으로 V1〉V0이 된다.In the driving method of FIG. 7, the potential of one bit line BL is increased by the potential Vn by the coupling noise from the word line WL generated when the word line potential rises, while the dummy word line is on the other bit line / BL. Since the potential Vd due to the coupling noise from DWL does not appear, V1> V0.

제8도에 도시한 구동 방식은 제7도에 도시된 구동방식과 비교해서 선택 워드선 WL의 활성화시에 더미 워드선 /DWL의 전위를 H레벨로 유지하고, 더미 워드선 DWL의 전위를“H”에서“L”로 변화시키는 점이 상이하고, 그 밖에는 동일하다.Compared with the driving method shown in FIG. 7, the driving method shown in FIG. 8 maintains the potential of the dummy word line / DWL at the H level when the selected word line WL is activated, and sets the potential of the dummy word line DWL to "H." The point of changing from "H" to "L" is different, otherwise it is the same.

제8도의 구동 방식으로는 워드선 전위의 상승시에 발생하는 워드선 WL로부터의 커플링 노이즈에 의한 전위 Vn분 만큼 한쪽이 비트선 BL의 전위가 높아지는 동시에 더미 워드선 DWL의 전위가 하강했을 때에 발생하는 더미 워드선 DWL로부터의 커플링 노이즈에 의한 전위 Vd(=-Vn)만큼 다른쪽의 비트선 /BL의 전이가 낮아지므로, V1〉V0이 된다.In the driving method shown in Fig. 8, when one of the potentials of the bit line BL is increased while the potential of the dummy word line DWL is lowered by one of the potentials Vn due to coupling noise from the word line WL generated when the word line potential rises. Since the transition of the other bit line / BL is lowered by the potential Vd (= -Vn) due to coupling noise from the dummy word line DWL, V1> V0.

제9도의 구동 방식은 제7도에 도시한 구동 방식과 비교해서 선택 워드선 WL의 활성화시에 더미 워드선 /DWL의 전위를“L”에서“H”로 변화시키는 점이 다르고, 그 밖에는 동일하다.The driving method of FIG. 9 differs from the driving method shown in FIG. 7 in that the potential of the dummy word line / DWL is changed from "L" to "H" at the time of activation of the selected word line WL. .

제9도의 구동 방식 방식에서는 워드선 전압의 상승시에 발생하는 워드선 WL로부터의 커플링 노이즈에 의한 전위 Vn분 만큼 한쪽이 비트선 BL의 전위가 높아지는 동시에 더미 워드선 DWL의 전위가 상승했을 때에 발생하는 더미 워드선 DWL로부터의 커플링 노이즈에 의한 전위 Vd(=Vn)만큼 다른쪽의 비트선 /BL의 전이가 높아지므로, V1〉V0이 된다.In the driving method of FIG. 9, one of the potentials of the bit line BL increases while the potential of the dummy word line DWL rises by one of the potentials Vn due to coupling noise from the word line WL generated when the word line voltage rises. Since the transition of the other bit line / BL is increased by the potential Vd (= Vn) due to the coupling noise from the dummy word line DWL, V1> V0.

제10도에 도시한 구동 방식은 제7도에 도시된 구동방식과 비교해서 선택 워드선 WL의 활성화시에 더미 워드선 DWL의 전위를“H”레벨로 유지하고, 더미 워드선 /DWL의 전위를“H”에서“L”로 변화시키는 점이 상이하고, 그 밖에는 동일하다.The driving method shown in FIG. 10 maintains the potential of the dummy word line DWL at the "H" level when the selected word line WL is activated, compared with the driving method shown in FIG. 7, and the potential of the dummy word line / DWL. Is changed from "H" to "L", otherwise it is the same.

제10도의 구동 방식 방식에서는 워드선 전압의 상승시에 발생하는 워드선 WL로부터의 커플링 노이즈에 의한 전위 Vn분을 더미 워드선 DWL의 전위가 하강했을 때에 발생하는 더미 워드선 /DWL로부터의 커플링 노이즈에 의한 전위 Vd(=-Vn)에 의하여 상쇄되므로 V1=V0이 된다.In the driving method of FIG. 10, the coupling from the dummy word line / DWL generated when the potential Vn due to the coupling noise from the word line WL occurs when the potential of the dummy word line DWL falls when the voltage of the word line rises. Since it is canceled by the potential Vd (= -Vn) due to noise, V1 = V0.

제11도의 구동 방식은 제7도에 도시한 구동 방식과 비교해서 선택 워드선 WL의 활성화시에 더미 워드선 DWL의 전위를“H”에서“L”로 변화시키는 동시에 더미 워드선 /DWL의 전위를“L”에서“H”로 변화시키는 점이 다르고, 그 밖에는 동일하다.The driving method of FIG. 11 compares the potential of the dummy word line DWL from "H" to "L" at the time of activation of the selected word line WL, compared with the driving method shown in FIG. Is changed from "L" to "H", otherwise it is the same.

제11도의 구동 방식 방식에서는 워드선 전압의 상승시에 발생하는 워드선 WL로부터의 커플링 노이즈에 의한 전위 Vn분 만큼 한쪽의 비트선 BL의 전위가 높아지는 동시에 더미 워드선 /DWL의 전위가 상승했을 때에 발생하는 더미 워드선 /DWL로부터의 커플링 노이즈에 의한 전위 Vd(=Vn)만큼 다른쪽의 비트선 /BL의 전이가 높아지는 동시에 더미 워드선 DWL의 전위가 하강했을 때에 발생하는 더미 워드선 DWL로부터의 커플링 노이즈에 의한 전위 Vd(=-Vn)만큼 다른쪽의 비트선 /BL의 전이가 낮아지므로, V1〉V0이 된다.In the driving method shown in Fig. 11, when the potential of one bit line BL increases by the potential Vn by the coupling noise from the word line WL generated when the word line voltage rises, the potential of the dummy word line / DWL rises. From the dummy word line DWL generated when the transition of the other bit line / BL increases by the potential Vd (= Vn) due to coupling noise from the generated dummy word line / DWL, and the potential of the dummy word line DWL drops. Since the transition of the other bit line / BL is lowered by the potential Vd (= -Vn) due to the coupling noise of V1, V1> V0.

제12도 내지 제15도는 제7도 내지 제11도의 구동 방식을 실현하기 위한 제6도중의 DWL 전이 제어 회로(15)의 상이한 예를 도시하는 회로도이다.12 to 15 are circuit diagrams showing different examples of the DWL transition control circuit 15 in FIG. 6 for realizing the driving schemes of FIG. 7 to FIG.

제12도에 도시하는 DWL전위 제어 회로에 있어서, 14는 패드, 20은 패드(14)와 접지 전위(V_SS) 노드와의 사이에 접속된 고저항, 21은 상기 패드(14)에 입력 노드가 접속된 인버터, 22는 상기 인버터(21)의 출력및 워드선 구동 타이밍 신호(ψWL)가 입력되는 2입력의 앤드 게이트, 23은 비트선(BL1∼BLn)계를 선택하기 위한 로우계의 어드레스 신호(AOR)및 상기 앤드 게이트(22)의 출력이 입력되는 2 입력의 낸드 게이트, 24는 상기 낸드 게이트(23)의 출력을 반전하여 상기 더미 워드선 DWL에 공급하는 인버터, 25는 비트선 /BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR 및 상기 앤드 게이트(22)의 출력이 입력되는 2 입력의 낸드 게이트, 26은 상기 낸드 게이트(25)의 출력을 반전하여 상기 더미 워드선 /DWL에 공급하는 인버터이다.In the DWL potential control circuit shown in FIG. 12, 14 is a pad, 20 is a high resistance connected between the pad 14 and a ground potential (V _SS ) node, and 21 is an input node to the pad 14. Is connected to the inverter 22 is an input and gate of two inputs to which the output of the inverter 21 and the word line driving timing signal? WL are input, and 23 is an address of a row system for selecting the bit lines BL1 to BLn. 2 input NAND gates to which the signal AOR and the output of the AND gate 22 are input, 24 is an inverter for inverting the output of the NAND gate 23 and supplying the dummy word line DWL to the dummy word line DWL. 2 input NAND gates to which the address signal / AOR of the row system for selecting the BL1 to BLn systems and the output of the AND gate 22 are input, 26 inverts the output of the NAND gate 25 to invert the dummy word line. Inverter for / DWL.

제12도의 회로에 있어서, 패드(14)가 Vss전위의 상태에서는 인버터(21)의 출력의“H”레벨이고, 워드선 구동 타이밍 신호(ψWL)가 활성화했을 때(본 예에 서는“H”레벨이 된다). 어드레스 신호 AOR 또는 /AOR에 따라서 더미 워드선 DWL 또는 /DWL를 활성화 한다. 이 동작은 제5도에 도시한 종래예의 동작과 동일하다.In the circuit of FIG. 12, when the pad 14 is at the "H" level of the output of the inverter 21 in the state of the Vss potential, and the word line driving timing signal ψWL is activated ("H" in this example). Level). The dummy word line DWL or / DWL is activated in accordance with the address signal AOR or / AOR. This operation is the same as that of the conventional example shown in FIG.

이것에 대하여 외부로부터 패드(14)에“H”레벨의 신호를 인가해서 인버터 (21)의 출력을“L”레벨을 유지하면 워드선 구동 타이밍 신호(ψWL)가 활성화해도 더미 워드선 DWL 또는 /DWL을 다같이 비활성 상태(본 예에서는“L”레벨)로 유지함으로 제7도의 도시와 같은 동작이 얻어진다.On the other hand, if the signal of the "H" level is applied to the pad 14 from the outside and the output of the inverter 21 is kept at the "L" level, even if the word line driving timing signal ψWL is activated, the dummy word line DWL or / By holding the DWLs together in an inactive state (“L” level in this example), the operation as shown in FIG. 7 is obtained.

제13도에 도시한 DWL전위 제어 회로에 있어서, 14는 패드, 30은 고저항, 31은 인버터, 32는 상기 인버터(31)의 출력 및 워드선 구동 타이밍 신호(ψWL)및 비트선 /BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호(AOR)가 입력되어 그 출력을 상기 더미 워드선 DWL에 공급하는 3 입력의 낸드 게이트, 33은 상기 인버터(31)의 출력 및 워드선 구동 타이밍 신호(ψWL) 및 비트선 /BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR이 입력디고, 그 출력을 상기 더미 워드선 /DWL에 공급하는 3입력이 낸드 게이트이다.In the DWL potential control circuit shown in FIG. 13, 14 is a pad, 30 is a high resistance, 31 is an inverter, 32 is an output of the inverter 31 and a word line driving timing signal? WL and bit lines / BL1 to. The NAND gate of three inputs for inputting the row address signal AOR for selecting the BLn system and supplying its output to the dummy word line DWL, 33 denotes an output of the inverter 31 and a word line driving timing signal ( WL) and the address signal / AOR of the row system for selecting the bit lines / BL1 to BLn systems are input, and three inputs for supplying the outputs to the dummy word line / DWL are NAND gates.

제13도의 회로에 있어서, 패드(14)가 Vss전위의 상태에서는 인버터(31)의 출력의“H”레벨이고, 워드선 구동 타이밍 신호(ψWL)가 활성화했을 때, 어드레스 신호 AOR 또는 /AOR에 따라서 더미 워드선 DWL 또는 /DWL를 활성화함으로 제8도의 도시와 같은 동작이 얻어진다.In the circuit of FIG. 13, when the pad 14 is at the Vss potential, the pad 14 is at the "H" level of the output of the inverter 31, and when the word line driving timing signal ψWL is activated, it is applied to the address signal AOR or / AOR. Therefore, the operation as shown in Fig. 8 is obtained by activating the dummy word line DWL or / DWL.

이것에 대하여 외부로부터 패드(14)에“H”레벨의 신호를 인가하여 인버터(31)의 출력을“L”레벨을 유지하면 워드선 구동 타이밍 신호(ψWL)가 활성화해도 더미 워드선 DWL 또는 /DWL를 다같이 비활성 상태로 유지함으로 제7도의 도시와 같은 동작을 얻을 수 있다.On the other hand, when the signal of the "H" level is applied to the pad 14 from the outside and the output of the inverter 31 is maintained at the "L" level, even if the word line driving timing signal ψWL is activated, the dummy word line DWL or / By keeping the DWLs inactive together, the same operation as shown in FIG. 7 can be obtained.

제14도에 도시한 DWL전위 제어 회로에 있어서, 14는 패드, 40은 고저항, 41a은 인버터, 41b는 상기 인버터(41a)의 출력(제어 신호 ψA)을 반전하여 반전(제어 신호 ψB)를 생성하는 인버터이다.In the DWL potential control circuit shown in FIG. 14, 14 is a pad, 40 is a high resistance, 41a is an inverter, 41b inverts the output (control signal ψ A) of the inverter 41a to invert (control signal ψ B). It is an inverter to generate.

42는 비트선 BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호(AOR)및 워드선 구동 타이밍 신호(ψWL)가 입력되는 2입력의 낸드 게이트, 43은 상기 낸드 게이트(42)의 출력이 입력되고, 상기 상보적인 제어 신호(ψB) 및(ψA)에 의하여 동작이 제어되는 클록 인버터, 44는 상기 낸드 게이트(42)의 출력이 입력되는 인버터이다.42 is a two-input NAND gate to which the address signal AOR and the word line driving timing signal ψWL of the row system for selecting the bit lines BL1 to BLn are input, and 43 is an output of the NAND gate 42. And a clock inverter whose operation is controlled by the complementary control signals ψB and ψA, 44 is an inverter to which an output of the NAND gate 42 is input.

45는 상기 인버터(44)의 출력이 입력되고, 상기 상보적인 제어 신호(ψA) 및(ψB)에 의하여 동작의 가부가 제어되는 클록 인버터이고, 이 클록 인버터(45)및 상기 클록 인버터(43)의 출력은 와이어드 오어 접속되어 상기 더미 워드선(DWL)에 공급된다.45 is a clock inverter to which the output of the inverter 44 is input and whose operation is controlled by the complementary control signals ψA and ψB, which is the clock inverter 45 and the clock inverter 43. The output of is wired or connected and supplied to the dummy word line DWL.

46은 비트선 BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR및 워드선 구동 타이밍 신호(ψWL)가 입력되는 2입력의 낸드 게이트, 47은 상기 낸드 게이트(46)의 출력이 입력되고, 상기 상보적인 제어 신호(ψB) 및(ψA)에 의하여 동작이 제어되는 클록 인버터, 48는 상기 낸드 게이트(46)의 출력이 입력되는 인버터이다.46 is a two-input NAND gate to which a row-based address signal / AOR and word line driving timing signal ψWL are input for selecting the bit lines BL1 to BLn, and 47 is an output of the NAND gate 46. A clock inverter whose operation is controlled by the complementary control signals ψB and ψA, 48 is an inverter to which an output of the NAND gate 46 is input.

49는 상기 인버터(48)의 출력이 입력되고, 상기 상보적인 제어 신호(ψA) 및(ψB)에 의하여 동작의 가부가 제어되는 클록 인버터이고, 이 클록 인버터(49)및 상기 클록 인버터(47)의 출력은 와이어드 오어 접속되어 상기 더미 워드선 /DWL에 공급된다.49 is a clock inverter to which the output of the inverter 48 is input and whose operation is controlled by the complementary control signals ψA and ψB, which is the clock inverter 49 and the clock inverter 47. The output of is wired or connected and supplied to the dummy word line / DWL.

제14도의 회로에 있어서, 패드(14)가 Vss전위의 상태로는 제어 신호(ψA) 및(ψB)는 대응해서“H”/“L”레벨이 되고 있다. 이것으로 워드선 구동 타이밍 신호(ψWL)가 활성화했을때, 어드레스 신호 AOR 또는 /AOR에 따라서 더미 워드선 DWL 또는 /DWL를 활성화한다. 이 동작은 제5도에 도시한 종래예의 동작과 동일하다.In the circuit of Fig. 14, when the pad 14 is in the state of the Vss potential, the control signals? A and? B are correspondingly at the "H" / "L" level. As a result, when the word line driving timing signal? WL is activated, the dummy word line DWL or / DWL is activated in accordance with the address signal AOR or / AOR. This operation is the same as that of the conventional example shown in FIG.

이것에 대하여 외부로부터 패드(14)에“H”레벨의 신호를 인가하여 ψA 및 ψB는 대응해서“L”/“H”레벨로 유지해 놓으면 워드선 구동 타이밍 신호(ψWL)가 활성화했을때 제8도의 도시와 같은 동작을 얻을 수 있다.On the other hand, when the signal of the "H" level is applied to the pad 14 from the outside, and ψA and ψB are kept at the "L" / "H" level, the eighth time when the word line driving timing signal ψWL is activated. The operation as shown in the figure can be obtained.

제15도에 도시한 DWL 전위 제어 회로에 있어서, 14는 패드, 50은 고저항, 51a 및 51b는 인버터이다.In the DWL potential control circuit shown in FIG. 15, 14 is a pad, 50 is high resistance, and 51a and 51b are inverters.

52는 비트선(BL1∼BLn)계를 선택하기 위한 로우계의 어드레스 신호(AOR)일단에 입력디고 상기 상보적인 제어 신호 ψB 및 ψA에 의하여 동작이 제어되는 CMOS 트랜스퍼 게이트이다.52 is a CMOS transfer gate which is input to one end of the row signal address AOR for selecting the bit lines BL1 to BLn and whose operation is controlled by the complementary control signals? B and? A.

53은 비트선 /BL1∼/BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR이 일단에 입력되고, 상기 상보적인 제어 신호 ψA 및 ψB에 의하여 동작이 제어되는 CMOS 트랜스퍼 게이트(52)이 출력과 와이어드 오어 접속되어 있다.In the reference numeral 53, a row address signal / AOR for selecting the bit lines / BL1 to / BLn is input to one end, and the CMOS transfer gate 52 whose operation is controlled by the complementary control signals ψA and ψB is outputted. Wired or connected.

54는 상기 CMOS 트랜스퍼 게이트(52,53)의 와이어드 오어 출력 및 워드선 구동 타이밍 신호(ψWL)가 입력되고, 그 출력을 상기 더미 워드선(DWL)에 공급하는 2입력의 앤드 게이트이다.54 is a two-input AND gate for inputting the wired or output of the CMOS transfer gates 52 and 53 and the word line driving timing signal? WL to supply the output to the dummy word line DWL.

55는 상기 어드레스 신호(AOR)가 일단에 입력되고, 상기 상보적인 제어 신호 ψA 및 ψB에 의하여 동작이 제어되는 CMOS 트랜스퍼 게이트, 56은 상기 어드레스 신호 /AOR이 일단에 입력되고, 상기 상보적인 제어 신호 ψB 및 ψA에 의하여 동작이 제어되는 CMOS 트랜스퍼 게이트이고, 이들의 CMOS 트랜스퍼 게이트(55) 및(56)의 출력은 와이어드 오어 접속된다.55 is a CMOS transfer gate in which the address signal AOR is input at one end, and operation is controlled by the complementary control signals ψA and ψB, 56 is the address signal / AOR is input at one end, and the complementary control signal is It is a CMOS transfer gate whose operation is controlled by? B and? A, and the outputs of these CMOS transfer gates 55 and 56 are wired or connected.

57은 상기 CMOS 트랜스퍼 게이트(55) 및(56)의 와이어드 오어 출력 및 워드선 구동 타이밍 신호(ψWL)가 입력되고, 그 출력을 상기 더미 워드선 /DWL에 공급하는 2입력의 앤드 게이트이다.57 is a two-input AND gate for inputting the wired or output of the CMOS transfer gates 55 and 56 and the word line driving timing signal? WL to supply the output to the dummy word line / DWL.

제15도의 회로에 있어서, 패드(14)가 Vss전위의 상태로는 제어 신호 ψA 및 ψB는 대응해서“H”/“L”레벨이 되고 있다. 이것으로 워드선 구동 타이밍 신호 ψWL이 활성화했을때, 어드레스 신호 AOR 또는 /AOR에 따라서 더미 워드선(DWL) 및 /DWL를 활성화한다. 이 동작은 제5도에 도시한 종래예의 동작과 동일하다.In the circuit of Fig. 15, when the pad 14 is in the state of the Vss potential, the control signals? A and? B are correspondingly at the "H" / "L" level. As a result, when the word line driving timing signal? WL is activated, the dummy word lines DWL and / DWL are activated in accordance with the address signal AOR or / AOR. This operation is the same as that of the conventional example shown in FIG.

이것에 대하여 외부로부터 패드(14)에“H”레벨의 신호를 인가하여 ψA 및 ψB는 대응해서“L”/“H”레벨로 유지해 놓으면 워드선 구동 타이밍 신호(ψWL)가 활성화했을때 제9도의 도시와 같은 동작을 얻을 수 있다.On the other hand, when the signal of the "H" level is applied to the pad 14 from the outside, and ψA and ψB are kept at the "L" / "H" level, the ninth time when the word line driving timing signal ψWL is activated. The operation as shown in the figure can be obtained.

제6도에 도시한 제1실시예의 DRAM에 의하면 DWL 전위 제어 회로(15)로서 제7도 내지 제9도, 제11도에 도시한 더미 워드선 구동 방식의 어느 하나(예를들면 제7도에 도시한 더미 워드선 구동 방식)를 선택할 수 있는 회로 구성(예를들면 제12도에 도시한 회로 구성)을 채용해 놓으면 메모리 셀의“1”데이타의 독출 마진이 작아서“1”데이타 독출 신호(V1)가 작을 경우에는“1”데이타의 독출 마진을 크게하도록 구동 방식을 선택 제어함으로써“1”,“0”데이타의 독출 마진의 불균형을 보정할 수 있게 된다.According to the DRAM of the first embodiment shown in FIG. 6, as the DWL potential control circuit 15, one of the dummy word line driving methods shown in FIGS. 7 through 9 and 11 (for example, FIG. If a circuit configuration (such as the circuit configuration shown in Fig. 12) that can be selected as shown in Fig. 12 is adopted, the read margin of the "1" data of the memory cell is small, so that the "1" data read signal is selected. When (V1) is small, the unevenness of the read margins of the "1" and "0" data can be corrected by controlling the drive method to increase the read margin of the "1" data.

따라서 DRAM의 제조 과정에서 로트중의 샘플이 되는 DRAM에 대하여 소프트에러 테스트를 실시할 때의 결과에 따라서 필요하면“1”,“0”데이타의 독출 마진의 불균형을 보정할 수 있다.Therefore, in accordance with the result of performing the soft error test on the DRAM which is a sample in the lot in the DRAM manufacturing process, it is possible to correct the unevenness of the read margin of the "1" and "0" data.

그리고 상기 로트의 DRAM에 대하여 상기와 같은 DWL 전위 제어 회로(15)에 의한 더미 워드선 구동방식을 반영구적으로 고정하도록 상기 패드(14)를“H”레벨의 전위에 고정(예를들면 전원 패드에 와이어 본딩한다)할 수도 있다.Then, the pad 14 is fixed to the potential of the "H" level so as to semi-permanently fix the dummy word line driving method by the DWL potential control circuit 15 to the DRAM of the lot (e.g., to the power pad). Wire bonding).

또, 더미 워드선 구동 방식을 반영구적으로 고정하는 수단으로는 패드(14)의 전위를 고정하는데에 한정되지 않고 퓨즈 회로 또는 불휘발성의 프로그램 회로를 사용하거나 프로세스중의 배선층의 접속을 변경하는 것등을 생각할 수 있다.The means for semi-permanently fixing the dummy word line driving method is not limited to fixing the potential of the pad 14, but may be a fuse circuit or a nonvolatile program circuit, or the connection of the wiring layer in the process may be changed. You can think of

또, 제6도에 도시한 제1실시예의 DRAM에 의하면, 본 발명의 반도체 메모리의 스크리닝 테스트 방법을 적용할 수 있다.Further, according to the DRAM of the first embodiment shown in FIG. 6, the screening test method of the semiconductor memory of the present invention can be applied.

즉, 웨이퍼 프로세스 종료후의 웨이퍼 상태의 DRAM의 스크리닝 테스트시에 DRAM 회로와 동일 칩 영역상에 형성디는 패드에 제어 신호를 인가함으로써 메모리 셀의“1”데이타의 독출 마진 또는“0”데이타의 독출 마진을 엄격히 하도록 제어할 수 있게된다.That is, during the screening test of the DRAM in the wafer state after the end of the wafer process, a control signal is applied to a pad formed on the same chip area as the DRAM circuit, thereby reading the read margin of the "1" data or the "0" data of the memory cell. The margin is tightly controlled.

이 경우 DWL 전위 제어회로(15)로서, 예를들면 제11도에 도시한 더미 워드선 구동 방식을 선택할 수 있는 구성을 채용하면 웨이퍼 프로세스를 종료한 DRAM의 스크리닝 테스트시에“0”데이타의 독출 마진을 엄격히 하도록 제어할 수 있게 된다.In this case, when the DWL potential control circuit 15 adopts a configuration capable of selecting the dummy word line driving method shown in FIG. 11, for example, "0" data is read during the screening test of the DRAM which has finished the wafer process. You can control the margin to be tight.

상기와는 반대로 DWL 전위 제어 회로(15)로서“1”데이타의 독출 마진을 엄격히 할 수 있는 더미 워드선 구동 방식을 선택할 수 있는 구성을 채용해 놓으므로써,“1”데이타의 독출 마진을 엄격히 하도록 제어할 수 있게 된다.Contrary to the above, the DWL potential control circuit 15 adopts a configuration in which a dummy word line driving method that can strictly read the "1" data read margin is adopted, so that the read margin of the "1" data is strict. You can control it.

그 결과,“1”데이타의 독출 마진 또는“0”데이타의 독출 마진이 적은 메모리 셀을 검출하면서 이 메모리 셀을 불량으로 판정할 수가 있다.As a result, this memory cell can be judged as defective while detecting a memory cell having a read margin of "1" data or a read margin of "0" data.

따라서, 기입, 독출 마진의 적은(즉 동작이 불완전한) 메모리 셀군에 대하여 모든 메모리 셀의 불량을 검출할 수 있다.Therefore, the failure of all the memory cells can be detected with respect to the memory cell group having a small write and read margin (that is, incomplete operation).

이것에 의하여 스크리닝 테스트의 효율의 향상을 도모할 수 있는 동시에 패키징 후의 불량 발생률을 저감할 수 있고, 패캐지 재료나 테스트 원가를 절약할 수 있다.As a result, the efficiency of the screening test can be improved, and the defective occurrence rate after packaging can be reduced, and the packaging material and the test cost can be saved.

또, 스크리닝 테스트에 의하여 판면된 독출 마진이 적은 불량의 메모리 셀을 용장 비트로 치환하도록 하면 종합적으로 본 경우의 수율이 향상된다.In addition, when the defective memory cells having a low read margin determined by the screening test are replaced with redundant bits, the overall yield can be improved.

제16도는 본 발명의 DRAM의 제조 공정의 일 예를 도시하는 프롤우 챠트이다. 우선 웨이퍼 제조 공정(웨이퍼 프로세스)에서는 반도체 웨이퍼의 복수개의 칩 영역상에 각각 용장 회로를 구비한 DRAM 회로를 형성하는 동시에 더미 워드선 전위 제어신호를 인가하기 위한 패드를 형성한다.FIG. 16 is a flow chart showing an example of the manufacturing process of the DRAM of the present invention. First, in a wafer manufacturing process (wafer process), a DRAM circuit having redundancy circuits is formed on a plurality of chip regions of a semiconductor wafer, and a pad for applying a dummy word line potential control signal is formed.

다음의 칩 선별 테스트 공정에서는 상기 DRAM 회로에 대하여 다이소트 시험을 실시하여 DRAM 회로의 전기적 특성의 양·불량을 선별한다.In the next chip sorting test step, a die-sort test is performed on the DRAM circuit to sort out good or bad electrical characteristics of the DRAM circuit.

다음의 스크리닝 테스트 공정에서는 상기 칩 영역상의 패드에 더미 워드선 전위 제어신호를 인가함으로써 DRAM 회로의 메모리 셀의 독출 마진을 엄격히 설정하고, 독출 마진이 적은 메모리 셀을 검출하여 불량으로 판정한다.In the next screening test step, the read word margin of the memory cell of the DRAM circuit is strictly set by applying a dummy word line potential control signal to the pad on the chip region, and a memory cell having a low read margin is detected and determined to be defective.

다음의 리던던시(redundancy)공정에서는 상기 다이소트 시험 및 스크리닝 테스트에 의하여 불량으로 판별된 메모리 셀에 대하여 상기 용장 회로를 사용하여 치환하고, 불량 칩을 구제한다.In the next redundancy process, the redundancy circuit is used to replace the memory cell determined as defective by the diesort test and the screening test, and the defective chip is repaired.

다음의 웨이퍼 다이싱(dicing) 공정에서는 각 칩 영역을 웨이퍼에서 개별적으로 분리해서 DRAM칩을 얻는다.In the following wafer dicing process, each chip area is separated from the wafer to obtain a DRAM chip.

다음의 칩 어셈블리 공정에서는 상기 공정에 의하여 얻어진 DRAM을 IC장치로 조립한다.In the following chip assembly step, the DRAM obtained by the above step is assembled into an IC device.

그리고 최종 테스트를 행하고 출하의 가부를 결정한다.The final test is then performed to determine whether or not to ship.

제17도는 제6도중의 용량 C로서 더미용 DRAM 셀 DC의 용량 C를 사용한 예를 나타내는 회로도이다.FIG. 17 is a circuit diagram showing an example in which the capacitor C of the dummy DRAM cell DC is used as the capacitor C in FIG.

이 용량 C의 일단은 트랜스퍼 게이트용 MOS 트랜지스터 Q를 통하여 비트선에 접속되어 있고, 이 MOS 트랜지스터 Q의 게이트가 상기한 바와같이 더미 워드선 DWL,/DWL에 접속되어 있고, 상기 용량 C의 타단(커패시터 플레이트 전극)은 더미 셀 커패시터 플레이트선 DWL,/DWL에 접속되어 있다.One end of the capacitor C is connected to the bit line via the transfer gate MOS transistor Q. The gate of the MOS transistor Q is connected to the dummy word lines DWL, / DWL as described above, and the other end of the capacitor C ( The capacitor plate electrode) is connected to the dummy cell capacitor plate line DWL, / DWL.

제18도는 제17도의 DRAM에 있어서의 워드선, 더미 워드선의 구동 방식의 일예에 있어서의 독출 동작예를 나타내는 전압 파형도이다.FIG. 18 is a voltage waveform diagram showing an example of a read operation in one example of a drive method of a word line and a dummy word line in the DRAM of FIG.

제18도의 구동 방식은 제7도에 도시한 구동 방식과 비교하여 선택 워드선 WL의 활성하시에 더미 워드선/DWL의 전위를“L”레벨로 유지하고, 더미 워드선의 DWL의 전위를“L”에서“H”로 변화시키고, 상기 커패시터 플레이트선 DWL',/DWL'의 전위를“H”에서“L”로 변화시키도록 DWL 구동 회로(12)가 구성되어 있는 점이 상이하고 기타는 같다.The driving method shown in FIG. 18 maintains the potential of the dummy word line / DWL at the "L" level when the selected word line WL is active as compared with the driving method shown in FIG. 7, and keeps the potential of the DWL of the dummy word line "L". The DWL driving circuit 12 is configured to change from "H" to "H" and to change the potential of the capacitor plate lines DWL ', / DWL' from "H" to "L".

이 DRAM의 더미 워드선 구동 방식에서는 커패시터 플레이트선 DWL',/DWL'의 전위를 제어함으로써 셀 MC의 독출 마진을 임의로 바꿀 수 있다.In the DRAM dummy word line driving method, the read margin of the cell MC can be arbitrarily changed by controlling the potentials of the capacitor plate lines DWL ', / DWL'.

또, 워드선의 커플링 노이즈 Vn이 더미용 셀 DC의 선택시의 용량에 의한 커플링 노이즈 Vd에 의하여 상쇄되므로 선택 셀 MC의 용량에 의한 커플링만으로 비트선의 레벨을 결정하는 것이 가능하게 되고 비트선 쌍내의 비트선 끼리의 용량이 불균형이 없어진다.In addition, since the coupling noise Vn of the word line is canceled by the coupling noise Vd due to the capacitance when the dummy cell DC is selected, the bit line level can be determined only by the coupling by the capacitance of the selected cell MC. The capacity of the bit lines in the pair is unbalanced.

또 상기 커패시터 플레이트선 DWL',/DWL'에 동일한 신호를 공급해도 된다.The same signal may be supplied to the capacitor plate lines DWL ', / DWL'.

제19도는 본 발명의 제2실시예에 관한 DRAM의 일부를 나타내는 회로도이다.19 is a circuit diagram showing a part of a DRAM according to the second embodiment of the present invention.

이 DRAM은 제6도의 DRAM과 비교해서 복수개의 패드(본 예에서는 2개의 패드(141, 142)를 사용함으로써 3종류 이상의 더미 워드선 구동 방식을 선택적으로 실현할 수 있도록 변경되어 있고, 또 더미 워드선 DWL,/DWL을 임의의 레벨에서 구동할 수 있도록 더미 워드선 레벨 결정 회로(16)가 부가된 것이다.This DRAM has been changed so as to selectively realize three or more kinds of dummy word line driving methods by using a plurality of pads (two pads 141, 142 in this example) as compared to the DRAM of FIG. The dummy word line level determination circuit 16 is added to drive the DWL // DWL at any level.

제19도중 더미 워드선 구동 회로(12), 더미 워드선 구동 방식 결정 회로(13 ), 패드(141, 142)및 더미 워드선 레벨 결정 회로(16)는 DWL 전위 제어 회로(17)를 형성하고 있다.In FIG. 19, the dummy word line driver circuit 12, the dummy word line drive method determination circuit 13, the pads 141 and 142, and the dummy word line level determination circuit 16 form the DWL potential control circuit 17. have.

제20도는 제19도중의 DWL 전위 제어 회로(17)의 일예를 나타내는 회로이다. 141은 제1의 패드, 601은 이 패드(141)와 Vss 전위 노드와의 사이에 접속된 고저항, 61a는 상기 패드(141)에 입력 노드가 접속된 인버터, 61b는 상기 인버터(61a)의 출력(제어 신호 ψA)을 반전하여 반전 제어 신호 ψB를 생성하는 인버터이다.FIG. 20 is a circuit showing an example of the DWL potential control circuit 17 in FIG. 141 is a first pad, 601 is a high resistance connected between the pad 141 and a Vss potential node, 61a is an inverter having an input node connected to the pad 141, 61b is an inverter 61a of the inverter 61a. It is an inverter which inverts the output (control signal? A) to generate the inversion control signal? B.

142는 제2의 패드, 602는 이 패드(142)와 Vss 노드와의 사이에 접속된 고저항, 61c는 상기 패드(142)에 입력 노드가 접속된 인버터이다.142 is a second pad, 602 is a high resistance connected between the pad 142 and the Vss node, and 61c is an inverter with an input node connected to the pad 142.

62는 상기 인버터(61c)의 출력 및 워드선 구동 타이밍 신호 ψWL및 비트선 BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호 AOR이 입력된 3입력의 낸드 게이트이다.62 is a three-input NAND gate to which the output of the inverter 61c and the word line driving timing signal? WL and the row address signal AOR for selecting the bit lines BL1 to BLn are input.

63은 상기 낸드 게이트(62)의 출력이 입력하고, 상기 상보전인 제어 신호 ψB 및 ψA에 의하여 동작이 제어되는 클록 인버터, 64는 상기 낸드 게이트(62)의 출력이 입력하는 인버터이다.63 is a clock inverter to which the output of the NAND gate 62 is input and whose operation is controlled by the control signals? B and? A which are the complementary signals, and 64 is an inverter to which the output of the NAND gate 62 is input.

65는 상기 낸드 게이트(64)의 출력이 입력하여, 상기 상보전인 제어 신호 ψA 및 ψB에 의하여 동작이 가부가 제어되는 클록 인버터, 그 출력은 상기 클록 인버터(63)의 출력과 와이어드 오어 접속되어서 상기 더미 워드선 DWL에 공급된다.65 is a clock inverter to which the output of the NAND gate 64 is input and whose operation is controlled by the complementary control signals ψA and ψB, the output of which is wired or connected to the output of the clock inverter 63 so that It is supplied to the dummy word line DWL.

66는 상기 인버터(61c)의 출력 및 워드선 구동 타이밍 신호 ψWL및 비트선 BL1∼BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR이 입력된 3입력의 낸드 게이트이다.66 is a three-input NAND gate to which the output of the inverter 61c and the word line driving timing signal? WL and the row address signal / AOR for selecting the bit lines BL1 to BLn are input.

67은 상기 낸드 게이트(66)의 출력이 입력하고, 상기 상보전인 제어 신호 ψB 및 ψA에 의하여 동작이 제어되는 클록 인버터, 68은 상기 낸드 게이트(66)의 출력이 입력하는 인버터이다.Reference numeral 67 denotes a clock inverter to which an output of the NAND gate 66 is input, and operation is controlled by the complementary control signals ψB and ψA, and 68 denotes an inverter to which an output of the NAND gate 66 is input.

69는 상기 낸드 게이트(68)의 출력이 입력하여, 상기 상보전인 제어 신호 ψA 및 ψB에 의하여 동작이 가부가 제어되는 클록 인버터, 그 출력은 상기 클록 인버터(67)의 출력과 와이어드 오어 접속되어서 상기 더미 워드선 /DWL에 공급된다.69 is a clock inverter to which the output of the NAND gate 68 is input and whose operation is controlled by the complementary control signals ψA and ψB, the output of which is wired or connected with the output of the clock inverter 67 It is supplied to the dummy word line / DWL.

또 본 예는 더미 워드선 구동 회로(12)의 동작 전원으로서, 더미 워드선 레벨 결정 회로(도시 생략)에서 Vcc전위가 주어지는 경우를 도시하고 있다.This example shows a case where the Vcc potential is given by the dummy word line level determination circuit (not shown) as the operating power source of the dummy word line driver circuit 12.

제20도의 회로에 있어서 제1의 패드(141)가 Vss전위의 상태에서는 제어 신호 ψA 및 ψB는 대응해서“H”/“L”레벨이 되고 있다. 제2의 패드(142)가 Vss전위의 상태에서는 인버터(61c)의 출력이“H”레벨이다.In the circuit of FIG. 20, when the first pad 141 is at the Vss potential, the control signals? A and? B are correspondingly at the "H" / "L" level. In the state where the second pad 142 is at the Vss potential, the output of the inverter 61c is at the "H" level.

이것에 의하여 워드선 구동 타이밍 신호 ψWL가 활성화된 때, 어드레스 신호 AOR 혹은 /AOR에 따라 더미 워드선 DWL 혹은 /DWL을 활성화한다. 이 동작은 제5도에 도시한 종래예의 동작과 같다.As a result, when the word line driving timing signal? WL is activated, the dummy word line DWL or / DWL is activated in accordance with the address signal AOR or / AOR. This operation is the same as that of the conventional example shown in FIG.

이에 대하여 제1의 패드(141)가 Vss전위인데, 외부에서 제2의 패드(142)에 “H”레벨의 신호를 인가하여 인버터(61c)의 출력은“L”레벨로 하면 제7도에 도시한 바와같은 동작을 얻을 수 있다.On the other hand, the first pad 141 is at the Vss potential, and when the signal of the "H" level is applied to the second pad 142 from the outside, the output of the inverter 61c becomes the "L" level. The operation as shown can be obtained.

이와는 반대로 제2의 패드(142)는 Vss전위인채 외부에서 제1의 패드(141)에“H”레벨의 신호를 인가하여 제어 신호 ψA 및 ψB는 대응하여“L/H”레벨로 해두면 워드선 구동 타이밍 신호 ψWL가 활성화한 때에 제8도에 도시한 바와같은 동작을 얻을 수 있다.On the contrary, if the second pad 142 applies the signal of the "H" level to the first pad 141 from the outside with the Vss potential, the control signals ψ A and ψ B correspond to the "L / H" level. When the pre-drive timing signal [phi] WL is activated, the operation as shown in Fig. 8 can be obtained.

제21도는 제19도중 DWL 전위 제어회로(17)의 다른 예를 나타내는 회로도이다.FIG. 21 is a circuit diagram showing another example of the DWL potential control circuit 17 in FIG.

143은 제3의 패드, 701은 상기 패드(143)와 Vcc전위 노드와의 사이에 접속된 고저항, 71은 상기 패드(143)에 한쪽의 입력 노드가 접속된 커런트 미러 부하형의 CMOS 차동 증폭 회로이다.143 is a third pad, 701 is a high resistance connected between the pad 143 and the Vcc potential node, 71 is a current mirror load CMOS differential amplification with one input node connected to the pad 143. Circuit.

71은 Vcc 전위 노드와 상기 차동 증폭 회로(71)의 다른쪽의 입력 노드와의 사시에 소스·드레인 사이가 접속되고, 게이트가 상기 차동 증폭 회로(71)의 한쪽의 출력 노드에 접속된 P채널 MOS 트랜지스터, 73은 상기 차동 증폭 회로(71)의 다른쪽의 입력 노드와 Vcc전위 노드와의 사이에 접속된 저항이다. 이것에 의하여 상기 차동 증폭 회로(71)의 다른쪽의 입력 노드와 Vcc전위를 강압한 전위 Vout가 출력된다.71 is a P-channel connected between the source and the drain at the same time as the Vcc potential node and the other input node of the differential amplifier circuit 71, and the gate is connected to one output node of the differential amplifier circuit 71. The MOS transistor 73 is a resistor connected between the other input node of the differential amplifier circuit 71 and the Vcc potential node. As a result, the potential Vout of the other input node of the differential amplifier circuit 71 and the Vcc potential is reduced.

144는 제4의 패드, 702는 이 패드(144)와 Vcc전위 노드와의 사이에 접속된 고저항, 74은 상기 패드(144)에 입력 노드가 접속된 인버터, 75는 상기 인버터(74)의 출력 및 워드선 구동 타이밍 신호 ψWL이 입력하는 2입력의 앤드 게이트이다.144 is a fourth pad, 702 is a high resistance connected between the pad 144 and the Vcc potential node, 74 is an inverter with an input node connected to the pad 144, 75 is an inverter 74 It is the two-input AND gate input by the output and the word line driving timing signal? WL.

76은 상기 앤드 게이트(75)의 출력 및 비트선 BL1~BLn계를 선택하기 위한 로우계의 어드레스 신호 AOR의 입력하는 2입력의 낸드 게이트, 77은 상기 낸드 게이트(76)의 출력이 입력하고, 고전위측 전원으로서 상기 강압 전위 Vout가 주어지고, 그 출력이 상기 더미 워드선 DWL에 공급되는 CMOS 인버터이다.76 is a two-input NAND gate for inputting the output of the AND gate 75 and an address signal AOR of a row system for selecting bit lines BL1 to BLn, 77 is input by the output of the NAND gate 76, The step-down potential Vout is given as a high potential side power supply, and its output is a CMOS inverter supplied with the dummy word line DWL.

78은 상기 앤드 게이트(75)의 출력 및 비트선 /BL1∼/BLn계를 선택하기 위한 로우계의 어드레스 신호 /AOR이 입력하는 낸드 게이트, 79은 상기 낸드 게이트(78)의 출력이 입력하고, 고전위측 전원으로서 상기 강압 전위 Vout가 주어지고, 그 출력이 상기 더미 워드선 DWL에 공급되는 CMOS 인버터이다.78 is a NAND gate inputted by the output of the AND gate 75 and an address signal / AOR of a row system for selecting bit lines / BL1 to / BLn, 79 is inputted by an output of the NAND gate 78, The step-down potential Vout is given as a high potential side power supply, and its output is a CMOS inverter supplied with the dummy word line DWL.

또한 본 예는 상기 더미 워드선 구동 방식 결정용의 패드로서, 1개의 패드(144)가 사용되고 있는 경우를 나타내고 있다.This example shows a case where one pad 144 is used as the pad for determining the dummy word line driving method.

제21도의 회로에 있어서 제3도의 패드(143)가 Vcc전위 상태에서는 차동 증폭 회로(71)의 다른쪽의 입력 노드에 Vcc전위가 나타난다. 그리고, 제4도의 패드(144)가 Vcc전위 상태에서는 인버터(74)의 출력이“H”레벨이다. 이것에 의하여 워드선 구동 타이밍 신호 ψWL가 활성화한때 어드레스 신호 AOR 혹은 /AOR에 따라 더미 워드선 DWL 혹은 /DWL을 활성화한다. 이 동작은 제5도에 도시한 종래예의 동작과 동일하다.In the circuit of FIG. 21, when the pad 143 of FIG. 3 is in the Vcc potential state, the Vcc potential appears at the other input node of the differential amplifier circuit 71. As shown in FIG. When the pad 144 of FIG. 4 is at the Vcc potential state, the output of the inverter 74 is at the "H" level. As a result, when the word line driving timing signal? WL is activated, the dummy word line DWL or / DWL is activated in accordance with the address signal AOR or / AOR. This operation is the same as that of the conventional example shown in FIG.

이에 대하여 외부에서 제4의 패드(144)에“H”레벨의 신호를 인가하여 인버터(74)의 출력을“L”레벨로 하면, 제7도에 도시한 바와같은 동작이 얻어진다.On the other hand, when the signal of the "H" level is applied to the fourth pad 144 from the outside and the output of the inverter 74 is at the "L" level, the operation as shown in FIG. 7 is obtained.

한편 외부에서 제3도의 패드(143)에 Vcc전위 이하의 임의의 전위를 부여하면, 이 주어진 전위에 대응한 강압 전위 Vout가 차동 증폭기 회로(71)의 다른쪽의 입력 노드에 나타난다.On the other hand, if any potential below Vcc potential is applied to the pad 143 of Fig. 3 from the outside, the step-down potential Vout corresponding to this given potential appears at the other input node of the differential amplifier circuit 71.

이것에 의하여 셀의 독출 마진을 최적화하든가 스크리닝 테스트에 있어서 셀의 독출 마진을 엄격하게 할 수 있다.This makes it possible to optimize the read margin of the cell or to strictly tighten the read margin of the cell in the screening test.

제22도는 본 발명의 제3실시예에 관한 DRAM의 일부(셀 어레이에 있어서의 1컬럼 분 및 더미 워드선 구동계)를 나타내는 회로도이다.FIG. 22 is a circuit diagram showing a part of a DRAM (one column in a cell array and a dummy word line driving system) according to the third embodiment of the present invention.

제22도에 있어서,(BL/BL)은 상보적인 비트선쌍, SA는 비트선 센스 앰프, MC는 비트선 쌍(BL/BL)에 복수개씩 접속되어 있는 메모리 셀(대표적인 1개만 도시 한다). WL은 워드선, VPL은 메모리 셀 커패시터를레이트 단위, VBL은 비트선 프리챠지 전위, 80은 비트선 프라채지·이퀄라이즈 회로, /EQL은 이퀼라이즈 신호이다. 상기 메모리 셀 MC의 용량은 CS이고, 각 비트선(BL,/BL)의 용량은 CBL이라고 가정한다.In Fig. 22, (BL / BL) is a complementary bit line pair, SA is a bit line sense amplifier, and MC is a memory cell (only one representative is shown) connected to a plurality of bit line pairs BL / BL. WL is a word line, VPL is a memory cell capacitor in units of units, VBL is a bit line precharge potential, 80 is a bit line precharge equalization circuit, and / EQL is an equalize signal. It is assumed that the capacity of the memory cell MC is CS, and the capacity of each bit line BL, / BL is CBL.

C1은 비트선쌍 BL에 1개 접속되어 있는 커플링 용량(더미 셀), C0는 비트선쌍 /BL에 1개 접속되어 있는 커플링 용량(더미 셀), DWL1은 비트선 BL측의 용량 C1에 접속되어 있는 더미 워드선, DWL0은 비트선 /BL측의 용량 C0에 접속되어 있는 더미 워드선, 81은 DWL 구동 회로, 82는 DWL 스위치 패드, 83은 데이타 입력 패드, 84는 전위 제어 회로(84)이다. 이 DWL 전위 제어 회로(84)는 2개의 낸드 게이트 (85, 86)와, 3개의 CMOS 인버터(87∼89)와, 1개의 고저항(90)으로 구성된다.C1 is a coupling capacitor (dummy cell) connected to one bit line pair BL, C0 is a coupling capacitor (dummy cell) connected to one bit line pair / BL, and DWL1 is connected to a capacitor C1 on the bit line BL side. A dummy word line, DWL0 is a dummy word line connected to a capacitor C0 on the bit line / BL side, 81 is a DWL driving circuit, 82 is a DWL switch pad, 83 is a data input pad, 84 is a potential control circuit 84 to be. The DWL potential control circuit 84 is composed of two NAND gates 85 and 86, three CMOS inverters 87 to 89, and one high resistance 90.

상기 DWL 전위 제어 회로(84)는 상기 워드선 WL이 활성화딜 때에 2개이 더미 워드선 DWL1, DWL0의 어느 한쪽을 활성화하던가, 그 양쪽을 상태로하여 두던가를 선택할 수 있는 제1의 선택 기능 및 이 제1의 선택 기능에 의하여 상기 2개이 더미 워드선 DWL1, DWL0의 어느 한쪽을 선택하여 활성화할때의 임의의 한쪽을 선택할 수 있는 제2의 선택 기능을 갖는다.The DWL potential control circuit 84 has a first selection function capable of selecting one of two dummy word lines DWL1 and DWL0 when the word line WL is activated, or leaving both of them in the state. The first selection function has a second selection function for selecting any one of the two dummy word lines DWL1 and DWL0 when being activated.

상기 DWL 스위치 패드(82)는 DWL 구동회로(81)에서의 출력을 DWL 전위 제어회로(84)를 통하여 상기 더미 워드선 DWL1 또는 더미 워드선 DWL0에 공급할 것인가 여부를 절환하기 위한 스위치 신호를 입력하기 위한 것이고, 고저항(90)을 통하여 Vss 전위에 접속되어 있다.The DWL switch pad 82 inputs a switch signal for switching whether to output the output from the DWL driving circuit 81 to the dummy word line DWL1 or the dummy word line DWL0 through the DWL potential control circuit 84. And is connected to the Vss potential via the high resistance 90.

또 상기 데이타 입력 패드(83)는 DWL 구동 회로(81)로부터의 출력을 더미 워드선 DWL1 또는 더미 워드선 DWL0의 어느 한쪽에 공급할 것인가를 결정하기 위한 데이타를 입력하기 위한 것이다.The data input pad 83 is for inputting data for determining whether to output the output from the DWL driving circuit 81 to either the dummy word line DWL1 or the dummy word line DWL0.

제22도이 회로를 갖는 DRAM에 있어서, DWL 스위치 패드(82)및 데이타 입력 패드(83)가 본딩 접속되지 않은 상태에서 패키징되는 것으로 하면, 패키지에 봉입된 상태에서는 상기 DWL 스위치 패드(82)가 Vss전위이고, DWL 전위 제어 회로(84)의 출력 전이에 의하여 더미 워드선 DWL1의 전위 및 더미 워드선 DWL0의 전위가 각각“L”레벨로 되고, 2개의 용량 C1, C0는 비트선쌍(BL,/BL)에 대하여 같은 용량 결합을 갖는다.In the DRAM having the circuit shown in FIG. 22, when the DWL switch pad 82 and the data input pad 83 are packaged in a non-bonded state, the DWL switch pad 82 is Vss in the sealed state. The potential of the dummy word line DWL1 and the potential of the dummy word line DWL0 are set to the "L" level, respectively, by the output transition of the DWL potential control circuit 84, and the two capacitors C1 and C0 are the bit line pairs BL, / Have the same capacitive coupling for BL).

이에 대하여 상기 DRAM의 스크리닝 테스트에 있어서, DWL 스위치 패드(82)에“H”레벨을 부여하면 데이타 입력 패드(83)의 입력 레벨에 따라서 DWL 전위 제어 회로(84)의 출력 전위에 의하여 2개의 용량 C1, C0가 비트선쌍(BL,/BL)에 대하여 상이한 용량 결합을 갖는다.On the other hand, in the DRAM screening test, when the "H" level is applied to the DWL switch pad 82, two capacitances are determined by the output potential of the DWL potential control circuit 84 according to the input level of the data input pad 83. C1 and C0 have different capacitive coupling with respect to the bit line pairs BL and / BL.

즉, DWL 스위치 패드(82)에“H”레벨을 부여하는 동시에 데이타 입력 패드 (83)에 “L”레벨을 부여하면 DWL전위 제어회로(84)의 출력 전위에 의하여 한쪽의 더미 워드선 DWL0의 전위만이 상승한다. 상기와는 반대로 DWL 스위치 패드(82)에 “H”레벨을 부여하는 동시에 데이타 입력 패드(83)에“H”레벨을 부여하면 DWL 전위 제어 회로(84)의 출력 전위에 의하여 다른쪽의 더미 워드선 DWL1의 전위만이 상승한다.That is, when the "H" level is applied to the DWL switch pad 82 and the "L" level is provided to the data input pad 83, the output potential of the DWL potential control circuit 84 causes the Only the potential rises. Contrary to the above, when the "H" level is applied to the DWL switch pad 82 and the "H" level is applied to the data input pad 83, the dummy word of the other side is changed by the output potential of the DWL potential control circuit 84. Only the potential of the line DWL1 rises.

제23도는 제22도의 회로의 독출 동작에 있어서의 각부의 동작 파형을 나타낸다.FIG. 23 shows operation waveforms of each part in the read operation of the circuit of FIG.

스탠드 바이 상태에서는 이퀄라이즈 신호 /EQL은“H”레벨이므로 비트선쌍( BL,/BL)은 비트선 프라챠지 전위 VBL에 접속되어 있다. 메모리 셀 MC에는 앞이 사이클로 데이타“0”이나“1”이 기입되어 있다.In the stand-by state, since the equalizing signal / EQL is at the "H" level, the bit line pairs BL and / BL are connected to the bit line charge potential VBL. In the memory cell MC, data "0" and "1" are written in cycles.

/RAS(로우 어드레스 스트로브)신호가“L”레벨(활성화 레벨)로 되어 독출 동작이 시작되면 워드선 WL이“H”레벨이 되고, 메모리 셀 MC에 기입되고 있는 데이타가 비트선 BL에 독출된다. 이 경우 메모리 셀 MC에 이전의 사이클로 데이타“0”이 기입되어 있는 경우에는 그 데이타를 독출할 때에 DWL 스위치 패드(82)를“H”레벨로, 데이타 입력 패드(83)를“L”레벨로 한다. 그러면 한쪽의 더미 워드선 DWL0의 전위만이 상승하고, 이 더미 워드선 DWL0에 접속되어 있는 용량 C0에 의한 용량 결합으로 비트선 /BL의 전위가 약간 상승하고, 비트선쌍(BL,/BL)의 전위차가 좁아져서 센스 마진이 좁아진다.When the / RAS (low address strobe) signal is at the "L" level (activation level) and the read operation is started, the word line WL is at the "H" level, and data written to the memory cell MC is read out to the bit line BL. . In this case, when data "0" is written to the memory cell MC in a previous cycle, the DWL switch pad 82 is set to the "H" level and the data input pad 83 is set to the "L" level when the data is read. do. Then, only the potential of one dummy word line DWL0 rises, and the potential of the bit line / BL rises slightly due to the capacitive coupling by the capacitor C0 connected to the dummy word line DWL0, so that the bit line pair BL, / BL As the potential difference is narrowed, the sense margin is narrowed.

상기와는 반대로 메모리 셀 MC에 데이타“1”이 쓰여져 있는 경우에는 그 데이타를 독출할 때에 DWL 스위치 패드(82)를“H”레벨로, 데이타 입력 패드(83)를 “H”레벨로 한다. 그러면 한쪽의 더미 워드선 DWL1의 전위만이 상승하고, 이 더미 워드선 DWL1에 접속되어 있는 용량 C1에 의한 용량 결합으로 비트선 BL의 전위가 약간 상승하고, 비트선쌍(BL,/BL)의 전위차가 좁아져서 센스 마진이 좁아진다.In contrast to the above, when data "1" is written to the memory cell MC, the DWL switch pad 82 is set to the "H" level and the data input pad 83 is set to the "H" level when reading the data. Then, only the potential of one dummy word line DWL1 rises, the potential of the bit line BL rises slightly due to the capacitive coupling by the capacitor C1 connected to the dummy word line DWL1, and the potential difference between the bit line pairs BL and / BL. The narrower the sense margin.

상기한 바와같은 제22도에 도시한 제3실시예의 DRAM에 있어서의 DWL 전위 제어 회로(84)에 의하면 워드선이 활성화 될 때에 제1의 더미 워드선과 제2의 더미 워드선의 어느 한쪽을 활성화하느냐, 그 양쪽을 비활성 상태로 하여 두는가를 선택할 수 있는 제1의 선택 기능 및 상기 제1의 선택 기능에 의하여 상기 제1의 더미 워드선과 제2의 더미 워드선의 어느 한쪽을 선택하여 활성화 할 때에 임의 한쪽을 선택할 수 있는 제2의 선택 기능을 갖는다.According to the DWL potential control circuit 84 in the DRAM of the third embodiment shown in FIG. 22 as described above, which one of the first dummy word line and the second dummy word line is activated when the word line is activated? A first selection function capable of selecting both of them to be in an inactive state, and any one of the first dummy word line and the second dummy word line is selected and activated by the first selection function. It has a 2nd selection function which can select.

따라서, 웨이퍼 프로세스를 종료한 DRAM의 스크리닝 테스트에 있어서 제1의 더미 워드선과 제2의 더미워드선의 어느 한쪽을 활성화시킴으로써 메모리 셀에 저장되어 있는 데이타를 독출한 때에 비트선쌍에 나타나는 전위차 또는 전류차가 작아져서 독출이 곤란해지도록 강제적으로 변화시킬 수 있다. 그 결과, 기입, 독출 마진이 적은 메모리 셀을 불량으로 판정할 수 있다.Therefore, in the screening test of the DRAM which has finished the wafer process, either the first dummy word line or the second dummy word line is activated so that the potential difference or current difference appearing in the bit line pair is small when data stored in the memory cell is read. It can be forcibly changed to make reading difficult. As a result, memory cells with a small write and read margin can be determined to be defective.

이 경우, 상기한 바와같이 독출 마진을 변화시키도록 제어하는 것은 통상이 리드/라이트 동작과 같이 최소의 사이클내에서 행할 수 있다.In this case, controlling to change the read margin as described above can usually be performed within a minimum cycle as in the read / write operation.

제24도는 본 발명의 제4실시예에 관한 DRAM의 일부를 나타내는 회로도이다.24 is a circuit diagram showing a part of a DRAM according to the fourth embodiment of the present invention.

이 DRAM은 제22도에 도시한 DRAM과 비교해서, DWL 전위 제어회로(91)의 구성과 DWL 스위치 패드(82), 데이타 입력 패드(83)의 기능이 다르고, 기타는 동일하다.Compared with the DRAM shown in FIG. 22, the DRAM has a different configuration of the DWL potential control circuit 91, the functions of the DWL switch pad 82, and the data input pad 83, and the like.

상기 DWL 전위 제어회로(91)는 배타적 논리화 회로(92)와, 2개의 CMOS 트랜스퍼 게이트(93),(94)와, 2개의 CMOS 인버터(95, 96)와, 2개의 N채널 트랜지스터 (97, 98)와, 1개의 고저항(90)으로 구성된다.The DWL potential control circuit 91 includes an exclusive logic circuit 92, two CMOS transfer gates 93 and 94, two CMOS inverters 95 and 96, and two N-channel transistors 97. 98 and one high resistance 90.

이 DWL 전위 제어 회로(91)는 상기 워드선 WL이 활성화될 때에 2개의 더미 워드선 DWL1, DWL0를 역상(逆相)으로 활성화하던가 혹은 그 양쪽을 비활성 상태로 하여 두던가를 선택할 수 있는 선택 기능 및 이 선택 기능에 의하여 상기 2개의 더미 워드선 SWL1,DWL0을 역상으로 활성화하도록 선택할 때에 2개의 더미 워드선 DWL1, DWL0의 상호 관계를 반전시키는 기능을 갖는다.The DWL potential control circuit 91 has a selection function for selecting whether to activate two dummy word lines DWL1 and DWL0 in reverse phase or to leave both in an inactive state when the word line WL is activated; This selection function has a function of inverting the mutual relationship between the two dummy word lines DWL1 and DWL0 when selecting to activate the two dummy word lines SWL1 and DWL0 in reverse phase.

DWL 스위치 패드(82)는 DWL 구동 회로(81)와 데이타 입력 패드(83)로부터의 출력을 더미 워드선 DWL1, 더미 워드선 DWL0의 양쪽에 전하든가 또는 더미 워드선 DWL1, DWL0의 양쪽을 Vss 전위에 떨어뜨리는가를 절환하기 위한 것이며 고저항(90)를 통하여 Vss전위에 접속되어 있다.The DWL switch pad 82 charges the output from the DWL driving circuit 81 and the data input pad 83 to both the dummy word line DWL1 and the dummy word line DWL0, or to both of the dummy word lines DWL1 and DWL0 with the Vss potential. It is for switching whether or not to fall on the ground, and is connected to the Vss potential via the high resistance 90.

또 상기 데이타 입력 패드(83)는 2개의 더미 워드선 DWL1, DWL0의 상호 관계를 반전시키기 위한 데이타를 입력하기 위한 것이다.The data input pad 83 is for inputting data for inverting the mutual relationship between two dummy word lines DWL1 and DWL0.

상기 제24도의 회로를 갖는 DRAM에 있어서 DWL 스위치 패드(82)및 데이타 입력 패드(83)가 본딩 접속되지 않는 상태에서 패키징디는 것이라면 패키지에 봉입된 상태에서는 상기 DWL 스위치 패드(82)가 Vss전위이고, 2개의 트랜지스터(97, 98)가 모두 온이되고, 더미 워드선 DWL1의 전위 및 더미 워드선 DWL0의 전위는 모두 상승하지 않는다.In the DRAM having the circuit of FIG. 24, if the DWL switch pad 82 and the data input pad 83 are packaged in a state where they are not bonded and connected, the DWL switch pad 82 is in the state of being sealed in the package, and the VWL potential is Vss. Both transistors 97 and 98 are turned on, and neither the potential of the dummy word line DWL1 nor the potential of the dummy word line DWL0 rises.

이에 대하여 상기 DRAM의 스크리닝 테스트에 있어서 DWL 스위치 패드(82)에“H”레벨을 부여하면, 2개의 트랜지스터(93, 94)가 모두 온이되고, DWL 구동 회로(81)의 출력이 데이타 입력 패드(83)의 입력 레벨에 따라서 배타적 논리합 히로(92)를 거친 후에 더미 워드선 DWL1 및 더미 워드선 DWL0에 역상으로 전해진다.On the other hand, when the "H" level is given to the DWL switch pad 82 in the DRAM screening test, both the transistors 93 and 94 are turned on, and the output of the DWL driving circuit 81 is the data input pad. After passing through the exclusive OR channel 92 in accordance with the input level of 83, it is transmitted in reverse to the dummy word line DWL1 and the dummy word line DWL0.

제25도는 제24도의 회로의 독출 동작예를 나타내는 전압 파형도이다.25 is a voltage waveform diagram showing an example of a read operation of the circuit of FIG.

스탠드바이 상태에서는 이퀼라이즈 신호/EQL은“H”레벨이므로 비트선쌍 (BL, /BL)은 비트선 프라챠지 전위 VBL에 접속되어 있다. 메모리 셀 MC에는 앞이 사이클로 데이타“O”데이타가 기입되어 있고, DWL 스위치 패드(82)에는“H”레벨로, 데이타 입력 패드(83)에는“L”레벨을 부여하고 있는 것으로 한다. 이 상태에서는 더미 워드선 DWL0이“H”레벨, 더미 워드선 DWL1이“L”레벨로 되어 있다.In the standby state, since the equalization signal / EQL is at the “H” level, the bit line pairs BL and / BL are connected to the bit line charge potential VBL. It is assumed that the data "O" data is written to the memory cell MC in a cycle, the "H" level is given to the DWL switch pad 82 and the "L" level is given to the data input pad 83. In this state, the dummy word line DWL0 is at the "H" level, and the dummy word line DWL1 is at the "L" level.

독출 동작이 시작되면 워드선 WL이“H”레벨이 되고, 메모리 셀 MC에 기이되어 있는“0”데이타가 비트선 BL에 독출되고, 이 비트선 BL의 전위는 하강한다. 이때 더미 워드선 DWL1이“L”레벨에서“H”레벨로 천이하고, 더미 워드선 DWL0이“H”레벨에서“L”레벨로 천이한다. 그러면 용량 C1, C0에 의한 결합으로 비트선 BL의 전위가 약간 상승하고, 비트선 /BL의 전위가 약간 하강하여 비트선 쌍(BL,/BL)의 전위가 좁아지고 센스 마진이 좁아진다.When the read operation is started, the word line WL is at the "H" level, and "0" data that is odd in the memory cell MC is read out to the bit line BL, and the potential of the bit line BL drops. At this time, the dummy word line DWL1 transitions from the "L" level to the "H" level, and the dummy word line DWL0 transitions from the "H" level to the "L" level. As a result, the potential of the bit line BL slightly increases due to the coupling of the capacitors C1 and C0, and the potential of the bit line / BL decreases slightly, so that the potential of the bit line pairs BL and / BL is narrowed and the sense margin is narrowed.

상기와는 반대로 메모리 셀 MC에 데이타“1”이 쓰여져 있을 경우에는 그 데이타를 독출할 때에 DWL 스위치 패드(82)에는“H”레벨로, 데이타 입력 패드(83)에는“H”레벨로 한다. 그러면 더미 워드선 DWL1의 전위와 더미 워드선 DWL0의 전위와의 관계가 반대로 되고, 역시 비트선 쌍(BL,/BL)의 전위차가 좁아져서 센스 마진이 좁아진다.In contrast to the above, when data " 1 " is written to the memory cell MC, the data is read at the "H" level in the DWL switch pad 82 and at the "H" level in the data input pad 83. As a result, the relationship between the potential of the dummy word line DWL1 and the potential of the dummy word line DWL0 is reversed, and the potential difference between the bit line pairs BL and / BL is also narrowed, resulting in a narrow sense margin.

상기한 바와같은 제24도에 도시한 제4실시예의 DRAM에 있어서 DWL 전위 제어회로(91)에 의하면 워드선이 활성화될 때에 제1의 더미 워드선과 제2의 더미 워드선과를 역상으로 활성하느냐 그 양쪽을 비활성 상태로 두는가를 선택할 수 있는 선택 기능 및 상기 제1의 선택 기능에 의하여 상기 제1의 더미 워드선과 제2의 더미 워드선을 역상으로 활성화하도록 선택할 때에 제1의 더미 워드선과 제2의 어미 워드선의 상호관계를 반전시키는 기능을 갖는다.In the DRAM of the fourth embodiment shown in FIG. 24 described above, according to the DWL potential control circuit 91, when the word line is activated, the first dummy word line and the second dummy word line are activated in reverse phase. A selection function capable of selecting whether to leave both in an inactive state and a first dummy word line and a second dummy word line when selecting to activate the first dummy word line and the second dummy word line in reverse by the first selection function. It has a function of inverting the mutual relationship between the mother word lines.

따라서 웨이퍼 프로세스를 종료한 DRAM의 스크리닝 테스트에 있어서, 제1의 더미 워드선과 제2의 더미 워드선의 상호 관계를 반전시킴으로서 메모리 셀에 저장되어 있는 데이타를 독출한 때에 비트선 쌍에 나타나는 전위차 또는 전류차가 작아져서 독출하기 곤란하도록 강제적으로 변화시킬 수 있다. 그 결과 기입, 독출 마진이 적은 메모리 셀을 불량으로 판정할 수 있다.Therefore, in the screening test of DRAM which has finished the wafer process, the potential difference or current difference that appears in the pair of bit lines when reading data stored in the memory cell by inverting the mutual relationship between the first dummy word line and the second dummy word line is obtained. It can be forcibly changed to become small and difficult to read. As a result, memory cells with a small write and read margin can be determined to be defective.

제26도는 본 발명의 제5실시예에 관한 DRAM의 일부를 나타내는 회로도이다.26 is a circuit diagram showing a part of a DRAM according to the fifth embodiment of the present invention.

이 DRAM은 제22도에 도시한 DRAM과 비교하여 더미 셀을 갖지 않고 메모리 셀에서의 독출 전위를 비트선 프리챠지 전위와 비교하는 센스 방식을 채용하고 있는 점이 다르고 기타는 같다.This DRAM differs from the DRAM shown in FIG. 22 in that it employs a sense method that does not have a dummy cell and compares the read potential in the memory cell with the bit line precharge potential.

제26도에 있어서, 100은 비트선 프리챠지 회로, /BPC는 비트선 프리챠지 신호, 101은 비트선 BL축의 비트선 프리챠지 전위선, 102는 비트선 /BL측의 비트선 프리챠지 전위선, 103은 내부 VBL 발생회로, 104는 VBL 스위치 패드, 105는 외부 BVL 입력 패드, 106은 외부 /VBL 입력 패드, 107은 내부 VBL · 외부 VBL 스위치 회로이다. 상기 내부 VBL· 외부 VBL 스위치 호로(107)는 4개의 N 채널 트랜지스터 (108∼111)와, 14개의 CMOS 인버터(112)와, 1개의 고저항(90)으로 이루어진다.In Fig. 26, 100 is a bit line precharge circuit, / BPC is a bit line precharge signal, 101 is a bit line precharge potential line on the bit line BL axis, and 102 is a bit line precharge potential line on the bit line / BL side. Where 103 is an internal VBL generation circuit, 104 is a VBL switch pad, 105 is an external BVL input pad, 106 is an external / VBL input pad, and 107 is an internal VBL and external VBL switch circuit. The internal VBL and external VBL switch arcs 107 are composed of four N-channel transistors 108 to 111, fourteen CMOS inverters 112, and one high resistance 90.

상기 내부 VBL·외부 VBL 스위치 회로(107)는 내부 VBL 발생회로(103)에서이 출력(내부 VBL)과 외부 VBL 입력 패드(105) 및 외부 /VBL 입력 패드(106)로부터의 입력을 절환하여 비트선 프리챠지 전위선(101, 102)에 공급하기 위한 것이다.The internal VBL and external VBL switch circuits 107 switch the outputs (internal VBL) and inputs from the external VBL input pad 105 and the external / VBL input pad 106 in the internal VBL generation circuit 103 to convert the bit lines. It is for supplying to the precharge potential lines 101 and 102.

상기 VBL 스위치 패드(104)는 고저항(90)를 통하여 Vss 전위에 접속되어 있다. 이 VBL 스위치 패드(104)가“L”레벨이면, N 채널 트랜지스터(108, 109)가 온, N 채널 트랜지스터(110, 111)가 오프가 되고, 내부 VBL 발생 회로(103)의 출력이 N 채널 트랜지스터(108, 109)를 통하여 비트선 프리챠지 전위선(101, 102)에 접속된다.The VBL switch pad 104 is connected to the Vss potential via the high resistance 90. When the VBL switch pad 104 is at the "L" level, the N channel transistors 108 and 109 are turned on, the N channel transistors 110 and 111 are turned off, and the output of the internal VBL generation circuit 103 is the N channel. The bit lines precharge potential lines 101 and 102 are connected through the transistors 108 and 109.

이에 대하여 상기 VBL 스위치 패드(104)에“H”레벨을 부여하면 N 채널 트랜지스터(108, 109)가 오프, N 채널 트랜지스터(110, 111)가 온이되고, 외부 VBL 입력 패드(105)및 외부 /VBL 입력 패드(106)에서의 입력이 N 채널 트랜지스터(110, 111)를 통하여 비트선 프리챠지 전위선(101, 102)에 접속된다.On the other hand, when the "H" level is applied to the VBL switch pad 104, the N-channel transistors 108 and 109 are turned off, and the N-channel transistors 110 and 111 are turned on, and the external VBL input pad 105 and the external are turned on. An input at the / VBL input pad 106 is connected to the bit line precharge potential lines 101 and 102 through the N channel transistors 110 and 111.

상기 제26도의 회로를 갖는 DRAM에 있어서, VBL 스위치 패드(104), 외부 VBL 입력 패드(105)및 외부 /VBL 입력 패드(106)가 본딩 접속되지 않는 상태에서 패키징되는 것이라면, 패키지에 봉입된 상태에서는 상기 VBL 스위치 패드(104)는 Vss 전위이고, 내부 VBL 발생 회로(103)의 출력이 비트선 프리챠지 전위선(101, 102)에 접속된다.In the DRAM having the circuit of FIG. 26, if the VBL switch pad 104, the external VBL input pad 105, and the external / VBL input pad 106 are packaged in a non-bonded state, they are enclosed in a package. In this case, the VBL switch pad 104 is at the Vss potential, and the output of the internal VBL generation circuit 103 is connected to the bit line precharge potential lines 101 and 102.

이에 대하여 스크리닝 테스트에 있어서 VBL 스위치 패드(104)에“H”레벨을 부여하면, 외부 VBL 입력 패드(105)및 외부 /VBL 입력 패드(106)에서의 입력이 비트선 프리챠지 전위선(101, 102)에 접속된다.On the other hand, when a "H" level is applied to the VBL switch pad 104 in the screening test, the inputs of the external VBL input pad 105 and the external / VBL input pad 106 are connected to the bit line precharge potential line 101,. 102).

제27도는 제26도의 회로의 독출 동작예를 나타내는 전압 파형도이다.FIG. 27 is a voltage waveform diagram showing an example of a read operation of the circuit of FIG.

스탠드바이 상태에서는 비트선 프리챠지 신호 /BPC는“H”레벨이므로 비트선 프리챠지 회로(100)가 온으로 된다. 이 경우 VBL 스위치 패드(104)에 예컨대“H”레벨이 주어져 있다록 하여 비트선 BL에는 외부 VBL 입력 패드(105)가 접속되고, 비트선 BL에는 외부 /VBL 입력 패드(106)가 접속되어 있다. 메모리 셀 MC 에“0”데이타가 쓰여 있는 경우는, 외부 VBL 입력 패드(105)의 입력 전위 VBL〉외부 /VBL 입력 패드(106)의 입력 전위 /VBL인 관계로 하여 둔다.In the standby state, since the bit line precharge signal / BPC is at the "H" level, the bit line precharge circuit 100 is turned on. In this case, for example, the "H" level is given to the VBL switch pad 104 so that the external VBL input pad 105 is connected to the bit line BL, and the external / VBL input pad 106 is connected to the bit line BL. . When " 0 " data is written in the memory cell MC, it is assumed that the input potential VBL> of the external VBL input pad 105 is the input potential / VBL of the external / VBL input pad 106.

독출 동작이 시작되면 워드선 WL이“H”레벨로 되고, 메모리 셀 MC에 기입되어 있는“0”데이타가 비트선 BL에 독출되고 이 비트선 BL의 전위는 내려간다. 그러나 외부에서 입력되는 프리쟈치 전위(VBL,/VBL)이 차가 있기 때문에 비트선쌍(BL ,/BL)의 전위차는 양비트선(BL,/BL)이 같은 전위에 프리챠지되어 있는 경우와 비교하여 좁아지고, 센스 마진이 좁아진다.When the read operation is started, the word line WL is at the "H" level, the "0" data written in the memory cell MC is read out to the bit line BL, and the potential of the bit line BL is lowered. However, since there is a difference between the pre-jitter potentials VBL and / VBL input from the outside, the potential difference between the bit line pairs BL and / BL is compared with the case where both bit lines BL and / BL are precharged to the same potential. The narrower the sense margin.

이에 대하여 메모리 셀 MC에“1”데이타가 쓰여져 있는 경우는, 외부 VBL 입력 패드(105)의 입력 전위 VBL〈외부 /VBL 입력 패드(106)의 입력 전위 /VBL인 관계로 하여 두면, 비트선쌍(BL,/BL)의 전위차는 양비트선(BL,/BL)이 같은 전위에 프리챠지되어 있는 경우와 비교하여 좁아지고, 센스 마진이 좁아진다.On the other hand, when "1" data is written in the memory cell MC, the bit line pair (if the input potential VBL <of the external VBL input pad 105 is the input potential / VBL of the external / VBL input pad 106). The potential difference between BL and / BL is narrowed compared with the case where both bit lines BL and / BL are precharged to the same potential, and the sense margin is narrowed.

또 상기 예에서는 비트선쌍(BL,/BL)에 다른 전위를 설정하기 위한 프리챠지 전위(VBL,/VBL)를 외부 VBL 입력 패드(105)및 외부 /VBL 입력 패드(106)의 입력하는데, 이들의 프리챠지 전위(VBL,/VBL)를 칩 내부에서 발생시키도록 해도 상관은 없다.In the above example, the precharge potentials VBL, / VBL for setting different potentials to the bit line pairs BL, / BL are input to the external VBL input pad 105 and the external / VBL input pad 106. The precharge potentials VBL and / VBL may be generated inside the chip.

상기한 바와같이 제26도에 도시한 제5실시예의 DRAM에 의하면 비트선쌍(BL, /BL)에 다른 전위를 프리챠지 하는 프리챠지 회로(100)를 구비하고 있다.As described above, according to the DRAM of the fifth embodiment shown in FIG. 26, the precharge circuit 100 for precharging different potentials to the bit line pairs BL and / BL is provided.

따라서 웨이퍼 프로세스를 종료한 DRAM의 스크리닝 테스트에 있어서 비트선쌍(BL,/BL)에 상이한 전위를 프리챠지 함으로써 메모리 셀 MC에 저장되어 있는 데이타를 독출한 때에 비트선쌍(BL,/BL)에 나타나는 전위차 또는 전류차가 작아져서 독출이 곤란하도록 강제적으로 변화시킬 수 있다. 그 결과 기입·독출 마진이 적은 메모리 셀을 불량이라고 판정할 수 있다.Therefore, in the screening test of the DRAM which has completed the wafer process, the potential difference that appears in the bit line pair BL, / BL when the data stored in the memory cell MC is read by precharging different potentials to the bit line pair BL, / BL. Alternatively, it can be forcibly changed so that the current difference becomes small and reading is difficult. As a result, a memory cell with a small write / read margin can be determined to be defective.

제28도, 제30도 및 제32도는 각각 본 발명의 반도체 메모리의 스크리닝 테스트 방법이 적용되는 DRAM의 몇가지 예에 대하여 일부를 나타내는 회로도이다.28, 30, and 32 are circuit diagrams showing a part of some examples of DRAM to which the screening test method of the semiconductor memory of the present invention is applied, respectively.

제28도의 DRAM은 제22도에 도시한 DRAM과 비교하여 메모리 셀로부터 독출 전위를 더미 셀로부터의 독출 전위와 비교하여 센스하는 방식 및 더미 셀 기입 전위 VDC를 제어하는 방식을 채용하고 있는 점이 다르고 기타는 같다.The DRAM of FIG. 28 differs from the DRAM shown in FIG. 22 in that the read potential from the memory cell is compared with the read potential from the dummy cell, and the dummy cell write potential VDC is controlled. Is the same.

제28도에 있어서 DC는 각 비트선(BL,/BL)에 1개씩 접속되어 있는 더미셀, DWL은 더미 워드선, 120은 더미 셀 기입 회로, 121은 더미 셀 기입 전위선, VDC는 더미 셀 기입 전위, 113은 내부 VDC 발생 회로, 114는 VDC 스위치패드, 115는 외부 VDC 입력 패드, 116은 내부 VDC·외부 VDC 스위치 회로이다. 상기 스위치 회로(116)는 2개의 CMOS 스위치(117, 118)와, 1개의 CMOS 인버터(119)로 이루어진다.In FIG. 28, DC is a dummy cell connected to each bit line BL, / BL, DWL is a dummy word line, 120 is a dummy cell write circuit, 121 is a dummy cell write potential line, and VDC is a dummy cell. The write potential, 113 is an internal VDC generating circuit, 114 is a VDC switch pad, 115 is an external VDC input pad, and 116 is an internal VDC / external VDC switch circuit. The switch circuit 116 consists of two CMOS switches 117 and 118 and one CMOS inverter 119.

또 메모리 셀 MC의 용량과 더미 셀 DC의 용량은 똑같이 CS이고, 비트선 쌍(BL,/BL)의 각 용량은 CBL이라고 가정한다.It is also assumed that the capacity of the memory cell MC and the dummy cell DC are equal to CS, and each of the bit line pairs BL and / BL is CBL.

상기 VDC 스위치 패드(114) 및 내부 VDC·외부 VDC 스위치 회로(116)는 내부 VDC 발생 회로(113)로 부터의 출력(내부 VDC)과 외부 VDC 입력 패드(115)로부터의 입력(외부 VDC)을 절환하여 더미 셀 기입 전위선(111)에 공급하기 위한 것이다.The VDC switch pad 114 and the internal VDC / external VDC switch circuit 116 provide an output from the internal VDC generating circuit 113 (internal VDC) and an input from the external VDC input pad 115 (external VDC). It is for switching and supplying to the dummy cell write potential line 111.

VDC 스위치 패드(14)에 로우 레벨“L”(Vss 전위)를 부여하면, 내부 VDC 발생 회로(113)의 출력이 CMOS 스위치(117)를 거쳐 더미 셀 기입 전위선(111)에 접속된다.When the low level "L" (Vss potential) is applied to the VDC switch pad 14, the output of the internal VDC generating circuit 113 is connected to the dummy cell write potential line 111 via the CMOS switch 117.

이에 대하여 VDC 스위치 패드(114)에 하이 레벨“H”(Vcc전위)을 부여하면 외부 VDC 입력 패드(115)로부터의 입력이 CMOS 스위치(118)를 거쳐 더미셀 기입 전위선(111)에 접속된다.On the other hand, when a high level "H" (Vcc potential) is applied to the VDC switch pad 114, the input from the external VDC input pad 115 is connected to the dummy cell write potential line 111 via the CMOS switch 118. .

VDC 스위치 패드(114)는 고저항 R을 Vss 전위에 접속되어 있고 통상의 패키지에 봉입된 상태에서는 VDC 스위치 패드(114) 및 외부 VDC 입력 패드(115)는 본딩 접속되지 않는 것이라 하면 패키지에 봉입된 후에는 내부 VDC 발생 회로(113)의 출력이 더미 셀 기입 전위선(111)에 접속된다.The VDC switch pad 114 is sealed in the package if the high resistance R is connected to the Vss potential and the VDC switch pad 114 and the external VDC input pad 115 are not bonded to each other in a state in which the high resistance R is connected to the normal package. After that, the output of the internal VDC generation circuit 113 is connected to the dummy cell write potential line 111.

이에 대하여 스크리닝 테스트에 있어서 VDC 스위치 패드(114)에“H”레벨을 부여하면 외부 VDC 입력 패드(115)로부터의 입력이 더미셀 기입 전위선(111)에 접속된다.On the other hand, when a "H" level is given to the VDC switch pad 114 in the screening test, the input from the external VDC input pad 115 is connected to the dummy cell write potential line 111.

제29도는 제28도의 회로의 독출 동작의 일예를 나타내는 타이밍 파형도이다.29 is a timing waveform diagram illustrating an example of a read operation of the circuit of FIG. 28.

스탠드바이 상태에서는 이퀼라이즈 신호 /EQL은“H”레벨이므로 비트선쌍(BL ,/BL)은 비트선 프리챠지 전위 VBL에 접속되고, 더미 셀 DC에는 더미 셀 기입 전이 VDC가 접속되어 있다. 메모리 셀 MC에는 앞의 사이클에서 데이타“0”이든가“1”이 기입되어 있다고 한다.In the standby state, since the equalization signal / EQL is at the "H" level, the bit line pairs BL and / BL are connected to the bit line precharge potential VBL, and the dummy cell write transition VDC is connected to the dummy cell DC. It is assumed that data "0" or "1" is written in the memory cell MC in the previous cycle.

/RAS(로우 어드레스 스트로브)신호가“L”레벨(활성화 레벨)로 되어 독출동작이 시작되면 워드선 WL과 더미 워드선 DWL이“H”레벨로 되고 메모리 셀 MC와 더미 셀 DC에 기입되어 있는 데이타가 각각 비트선 BL과 비트선 /BL에 독출된다.When the / RAS (low address strobe) signal is at the "L" level (activation level) and the read operation is started, the word line WL and the dummy word line DWL are at the "H" level and are written in the memory cell MC and the dummy cell DC. Data is read out to the bit line BL and the bit line / BL, respectively.

스탠드바이 상태와 독출 동작시에 전하는 보존되므로 독출후의 비트선 /BL의 전위를 V/BL'로 하면,Since charges are stored in the standby state and during the read operation, when the potential of the bit line / BL after reading is set to V / BL ',

(VDC-VPL)CS+VBL·CBL=(V/BL'-VPL)CS+V/BL'·CBL이 되고,(VDC-VPL) CS + VBL-CBL = (V / BL'-VPL) CS + V / BL'-CBL

데이타 독출 후의 비트선 /BL의 전위 V/BL'은The potential V / BL 'of the bit line / BL after data reading is

V/BL'=(VBL·CBL+CS·VDC)/(CBL+CS)로 된다.V / BL '= (VBL, CBL + CS, VDC) / (CBL + CS).

한편, 비트선 BL측에 있어서는 비트선 BL에 접속되어 있는 메모리 셀 MC의 스탠드바이 상태의 전위를 VCELL로 하면, VCELL은“1”로 읽을 경우는 Vcc,“0”으로 읽을 경우는 0V로 된다. 데이타 독출후의 비트선 BL의 전위를 VBL'로 하면, 전하는 보존되므로On the other hand, on the bit line BL side, if the potential of the standby state of the memory cell MC connected to the bit line BL is VCELL, the VCELL becomes Vcc when read as "1" and 0V when read as "0". . If the potential of the bit line BL after data reading is set to VBL ', the charge is stored.

(VCELL-VPL)CS+VBL·CBL=(VBL'-BPL)CS+VBL'·CBL로 되므로,(VCELL-VPL) CS + VBL-CBL = (VBL'-BPL) CS + VBL'-CBL

데이타 독출후의 비트선 BL의 전위 VBL'은The potential VBL 'of the bit line BL after data reading is

VBL'=(VBL·CBL+CS·VCELL)/(CBL+CS)로 된다.VBL '= (VBL CBL + CS VCELL) / (CBL + CS).

센스 마진은 비트선쌍(BL,/BL)의 전위차이므로The sense margin is the potential difference between the bit line pairs BL and / BL.

V/BL'-VBL'={CS(VDC-VCELL)}/(CBL+CS)…………(1)V / BL'-VBL '= {CS (VDC-VCELL)} / (CBL + CS)... … … … (One)

로 된다.It becomes

이 식(1)에서, 센스 마진은 비트선 프리챠지 전위 VBL 또는 커패시터 플레이트 전위 VPL에는 관계가 업속, 더미 셀 기입 전위 VDC에만 의존하고 있음을 안다.In this equation (1), the sense margin knows that the relationship to the bit line precharge potential VBL or the capacitor plate potential VPL depends only on the up-speed, dummy cell write potential VDC.

즉,“1”로 읽을 경우는 외부 VDC 입력을 전원 전위 Vcc에 근접시킴으로써, 또“0”으로 읽을 경우는 외부 VDC 입력을 0V에 근접시킴으로써 센스 마진을 좁힐 수 있고, 마진이 적은 메모리 셀을 불량 상태로 할수 있다.In other words, when reading as "1", the sense margin can be narrowed by bringing the external VDC input close to the power supply potential Vcc, and when reading as "0", the external VDC input is approaching 0V, and the memory cell with a low margin is defective. You can do that.

제30도의 DRAM은 제26도에 도시한 DRAM에 비하여 비트선 프리챠지 전위 VBL을 비트선상(BL,/BL)에 인가하는 방식이 상이하고 기타는 같다.The DRAM of FIG. 30 differs from the DRAM shown in FIG. 26 in that the bit line precharge potential VBL is applied to the bit lines BL and / BL.

제30도에 있어서, 80은 비트선 프리챠지, 이퀼라이즈 회로, 131은 비트선 프리챠지 전위선, 134는 VBL 스위치 패드, 135는 외부 VBL 입력 패드, 136은 내부 VBL·외부 VBL 스위치 회로이다. 또 메모리 셀 MC의 용량은 CS이고, 비트선 쌍(BL, /BL)의 각 용량은 CBL이라고 가정한다.In Fig. 30, 80 is a bit line precharge, an equalization circuit, 131 is a bit line precharge potential line, 134 is a VBL switch pad, 135 is an external VBL input pad, and 136 is an internal VBL / external VBL switch circuit. It is also assumed that the capacity of the memory cell MC is CS, and that each of the bit line pairs BL and / BL is CBL.

상기 VBL 스위치 패스(134) 및 내부 VBL·외부 VBL 스위치 회로(136)는 내부 VBL 발생 회로(103)로 부터의 출력(내부 VBL)과 외부 VBL 입력 패드(135)로부터의 입력(외부 VBL)을 절환해서 비트선 프리챠지 전위선(131)에 공급하기 위한 것이다.The VBL switch path 134 and the internal VBL and external VBL switch circuits 136 are configured to receive an output from the internal VBL generation circuit 103 (internal VBL) and an input from an external VBL input pad 135 (external VBL). It is for switching and supplying to the bit line precharge potential line 131.

VBL 스위치 패드(134)에“L”레벨을 부여하면, 내부 VBL 발생 회로(103)의 출력이 CMOS 스위치(117)를 거쳐 비트선 프리챠지 전위선(131)에 접속된다.When the "L" level is applied to the VBL switch pad 134, the output of the internal VBL generation circuit 103 is connected to the bit line precharge potential line 131 via the CMOS switch 117.

이에 대하여 VBL 스위치 패드(134)에“H”레벨을 부여하면 외부 VBL 입력 패드(135)로부터의 입력이 CMOS스위치(118)를 거쳐 비트선 프리챠지 전위선(131)에 접속된다.On the other hand, when the "H" level is applied to the VBL switch pad 134, the input from the external VBL input pad 135 is connected to the bit line precharge potential line 131 via the CMOS switch 118.

VBL 스위치 패드(134)는 고저항 R을 통하여 VSS 전위에 접속되어 있고, 통상의 패키지에 봉입된 상태에서는 VBL 스위치 패드(134)및 외부 VBL 입력 패드(135)는 본딩 접속되지 않는 것으로 한다면, 패키지에 봉입된 후에는 내부 VBL 발생회로 (103)의 출력이 비트선 프리챠지 전위선(131)에 접속된다.If the VBL switch pad 134 is connected to the VSS potential via the high resistance R, and the VBL switch pad 134 and the external VBL input pad 135 are not bonded to each other in a state of being sealed in a normal package, the package After being enclosed in, the output of the internal VBL generation circuit 103 is connected to the bit line precharge potential line 131.

이에 대하여 스크리닝 테스트에 있어서 VBL 스위치 패드(134)에“H”레벨을 부여하면 외부 VBL 입력패드(135)로부터의 입력이 비트선 프리챠지 전위선(131)에 접속된다.On the other hand, when a "H" level is given to the VBL switch pad 134 in the screening test, the input from the external VBL input pad 135 is connected to the bit line precharge potential line 131.

제31도는 제30도의 회로의 독출 동작의 일예를 나타내는 타이밍 파형도이다.31 is a timing waveform diagram showing an example of a read operation of the circuit of FIG.

스탠드바이 상태에서는 이퀄라이즈 신호 /EQL는“H”레벨이므로 비트선쌍(BL ,/BL)은 비트선 프리챠지전위 VBL에 접속되어 있다. 메모리 셀 MC에는 앞의 사이클에서 데이타“0”이나“1”이 기입되어 있다고 한다.In the standby state, since the equalizing signal / EQL is at the "H" level, the bit line pairs BL and / BL are connected to the bit line precharge potential VBL. The memory cell MC is said to have data "0" or "1" written in the previous cycle.

독출 동작이 시작되면 워드선 WL이“H”레벨로 되고, 메모리 셀 MC에 기입되어 있는 데이타가 한족의 비트선 BL에 독출된다. 다른쪽의 비트선 /BL은 더미 셀이 접속되어 있지 않으므로 데이타 독출후에도 전위는 변화하지 않는다. 따라서 데이타 독출후의 비트선 /BL의 전위 V/BL'는When the read operation is started, the word line WL is at the "H" level, and data written to the memory cell MC is read out to the Han group bit line BL. In the other bit line / BL, since the dummy cell is not connected, the potential does not change even after data reading. Therefore, the potential V / BL 'of the bit line / BL after data reading is

V/BL'=VBL로 된다.V / BL '= VBL.

한편, 비트선 BL측에 있어서는 비트선 BL에 접속되어 있는 메모리 셀 MC의 스탠바이 상태의 전위를 VCELL이라 한다. VCELL은“1”로 읽은 경우는 Vcc,“0”으로 읽는 경우는 0V로 된다. 데이타 독출후의 비트선 BL의 전위 VBL'는 전하 보존 법칙에 의해,On the other hand, on the bit line BL side, the potential of the standby state of the memory cell MC connected to the bit line BL is called VCELL. The VCELL becomes Vcc when read with "1", and 0V when read with "0". The potential VBL 'of the bit line BL after data reading is based on the charge conservation law.

(VCELL-VPL)CS+VBL·CBL=(VBL'-VPL)CS+VBL'·CBL이 되므로,(VCELL-VPL) CS + VBL-CBL = (VBL'-VPL) CS + VBL'-CBL

데이타 독출후의 비트선 BL의 전위 VBL'는The potential VBL 'of the bit line BL after data reading is

VBL'=(VBL·CBL+CS·VCELL)/(CBL+CS)가 된다.VBL '= (VBL, CBL + CS, VCELL) / (CBL + CS).

센스 마진은 비트선 쌍(BL,/BL)의 전위차이므로The sense margin is the potential difference between the bit line pairs BL and / BL.

V/BL'-VBL'={CS(VBL-VCELL)}/(CBL+CS)…………(2)V / BL'-VBL '= {CS (VBL-VCELL)} / (CBL + CS)... … … … (2)

로 된다.It becomes

이 식(2)에서 센스 마진은 비트선 프리챠지 전위 VBL에 의존하는 것을 알 수 있다.In this equation (2), it can be seen that the sense margin depends on the bit line precharge potential VBL.

즉,“1”로 읽은 경우는 외부 VBL 입력을 전원 전위 Vcc에 근접시킴으로써 또“0”으로 읽을 경우는 외부 VBL 입력을 0에 근접시킴으로써 센스 마진을 좁힐 수 있고 마진이 적은 메모리 셀을 불량 상태로 할 수 있다.In other words, when reading as “1”, the sense V margin can be narrowed by bringing the external VBL input closer to the power supply potential Vcc and when reading as “0” when the external VBL input is closer to 0. can do.

제32도의 DRAM은 제30도에 도시한 DRAM 에 비하여 메모리 셀 커패시터 플레이트 전위 VPL을 제어하는 방식을 채용하고 있는 점이 다르고, 기타는 동일하다.The DRAM of FIG. 32 differs in adopting a method of controlling the memory cell capacitor plate potential VPL as compared to the DRAM shown in FIG. 30, and others are the same.

제32도에 있어서, 151은 커패시터 플레이트 전위선, 153은 내부 VPL 발생회로, 154는 VPL 스위치 패드, 155는 외부 VPL 입력 패드, 156은 내부 VPL·외부 VPL 스위치 회로이다. 또 메모리 셀 MC의 용량은 CS이고, 비트선쌍(BL,/BL)의 각 용량은 CBL이라고 가정한다.In Fig. 32, reference numeral 151 denotes a capacitor plate potential line, 153 denotes an internal VPL generating circuit, 154 denotes a VPL switch pad, 155 denotes an external VPL input pad, and 156 denotes an internal VPL / external VPL switch circuit. The capacity of the memory cell MC is CS, and each of the bit line pairs BL and / BL is assumed to be CBL.

상기 VPL 스위치 패드(154)및 내부 VPL·외부 VPL 스위치 회로(156)는 내부 VPL 발생 회로(153)에서의 출력(내부 VPL)과 외부 VPL 입력 패드(155)로부터의 입력(외부 VPL)을 절환해서 커패시터 플레이트 전위선(151)에 공급하기 위한 것이다.The VPL switch pad 154 and the internal VPL and external VPL switch circuits 156 switch the output (internal VPL) at the internal VPL generation circuit 153 and the input (external VPL) from the external VPL input pad 155. This is for supplying to the capacitor plate potential line 151.

VPL 스위치 패드(154)에“L”레벨을 부여하면, 내부 VPL 발생회로(153)의 출력이 cmos 스위치(117)를 거쳐 캐퍼시터 플레이트 전위선(151)에 접속된다.When the "L" level is applied to the VPL switch pad 154, the output of the internal VPL generating circuit 153 is connected to the capacitor plate potential line 151 via the cmos switch 117.

이것에 대해, VPL 스위치 패드(154)에“H”레벨을 부여하면, 외부 VPL 입력 패드(155)의 입력이 CMOS 스위치(117)를 거쳐 캐퍼시터 플레이트 전위선(151)에 접속된다.On the other hand, when the "H" level is applied to the VPL switch pad 154, the input of the external VPL input pad 155 is connected to the capacitor plate potential line 151 via the CMOS switch 117.

VPL 스위치 패드(154)는 고저항 R을 통하여 VSS 전위에 접속되어 있으며, 통상의 패키지에 봉입된 상태에서는 VPL 스위치 패드(154)및 외부 VPL 입력 패드 (155)는 본딩 접속되지 않는 것으로 하면, 패키지에 봉입된 다음에는 내부 VPL 발생회로(153)의 출력이 비트선 프리챠지 전위선(151)에 접속된다.The VPL switch pad 154 is connected to the VSS potential via a high resistance R. When the VPL switch pad 154 and the external VPL input pad 155 are not bonded to each other in a state of being sealed in a normal package, the package After being enclosed in, the output of the internal VPL generation circuit 153 is connected to the bit line precharge potential line 151.

이것에 대해, 스크리닝 테스트시에 VPL 스위치 패드(154)에“H”레벨을 부여하면, 외부 VPL 입력 패드(155)로부터의 입력이 커패시터 플레이트 전위선(151)에 접속된다.On the other hand, if the "H" level is given to the VPL switch pad 154 during the screening test, the input from the external VPL input pad 155 is connected to the capacitor plate potential line 151.

제33도는 제32도의 회로의 독출 동작의 일예를 나타내는 타이밍 파형도이다.33 is a timing waveform diagram showing an example of a read operation of the circuit of FIG.

스탠드바이 상태에서는 이퀼라이즈 신호 /EQL는“H”레벨이므로 비트선쌍 (BL ,/BL)은 비트선 프리챠지전위 VBL에 접속되어 있다. 메모리 셀 MC에는 앞의 사이클에서 데이타“0”이나“1”이 기록되어 있는 것으로 한다.In the standby state, the equalization signal / EQL is at the "H" level, so the bit line pairs BL and / BL are connected to the bit line precharge potential VBL. It is assumed that data "0" and "1" are recorded in the memory cell MC in the previous cycle.

독출 동작이 시작되면 워드선 WL이“H”레벨로 되고, 메모리 셀 MC에 기록되어 있는 데이타가 한족의 비트선 BL에 독출된다. 다른쪽의 비트선 /BL은 더미 셀이 접속되어 있지 않으므로, 데이타 독출후에도 전위는 변화하지 않는다. 따라서 데이타 독출후의 비트선 /BL의 전위 V/BL'는When the read operation is started, the word line WL is at the "H" level, and the data recorded in the memory cell MC is read into the Han group bit line BL. In the other bit line / BL, since the dummy cell is not connected, the potential does not change even after data reading. Therefore, the potential V / BL 'of the bit line / BL after data reading is

V/BL'=VBL로 된다.V / BL '= VBL.

한편, 캐패시터 플레이트 전위 VPL을 기록시와 독출시에 변화시키는 것으로 하고, 기록시의 커패시터 플레이트 전위를 VPLW, 독출시의 커패시터 플레이트 전이를 VPLR로 한다. 비트선 BL측에 있어서는 비트선 BL에 접속되어 있는 메모리 셀 MC의 스탠바이 상태의 전위를 VCELL로 하면, VCELL은“1”로 읽은 경우는 Vcc,“0”으로 읽는 경우는 0V로 된다. 데이타 독출후의 비트선 BL의 전위 VBL'는 전하 보존 법칙에 의해,On the other hand, the capacitor plate potential VPL is changed at the time of recording and reading, and the capacitor plate potential at the time of writing is VPLW and the capacitor plate transition at the time of reading is VPLR. On the bit line BL side, if the potential of the standby state of the memory cell MC connected to the bit line BL is VCELL, the VCELL becomes Vcc when read as "1" and 0V when read as "0". The potential VBL 'of the bit line BL after data reading is based on the charge conservation law.

(VCELL-VPLW)CS+VBL·CBL=(VBL'-VPLR)CS+VBL'·CBL이 되므로,(VCELL-VPLW) CS + VBL ・ CBL = (VBL'-VPLR) CS + VBL '· CBL

데이타 독출후의 비트선 BL의 전위 VBL'는The potential VBL 'of the bit line BL after data reading is

VBL'={VBL·CBL+CS(VCELL-VPLW+VPLR))/(CBL+CS)가 된다.VBL '= (VBL CBL + CS (VCELL-VPLW + VPLR)) / (CBL + CS).

센스 마진은 비트선 쌍(BL,/BL)의 전위차이므로The sense margin is the potential difference between the bit line pairs BL and / BL.

V/BL'-VBL=CS(VBL-VCELL-VPLW-VPLR)}/(CBL+CS)……(3)V / BL'-VBL = CS (VBL-VCELL-VPLW-VPLR)} / (CBL + CS)... … (3)

로 된다.It becomes

이 식(3)에서 센스 마진은 기록시의 비트선 프리챠지 전위 VPLW와 독출시의 커패시터 플레이트 전위 VPLR와의 차에 의존하는 것을 알 수 있다.It can be seen from this equation (3) that the sense margin depends on the difference between the bit line precharge potential VPLW at the time of writing and the capacitor plate potential VPLR at the time of reading.

즉,“1”로 읽은 경우는 기록시의 커패시터 플레이트 전위 VPLW를 낮게, 독출시의 커패시터 플레이트 전위 VPLR을 높게 함으로써, 또“0”으로 읽을 경우는 기록시의 커패시터 플레이트 전위 VPLW를 높게, 독출시의 커패시터 플레이트 전위 VPLR을 낮게 하도록 외부 VPL 입력을 제어함으로써, 센스 마진을 좁힐 수 있고, 마진이 적은 메모리 셀을 불량 상태로 할 수 있다.That is, when reading at "1", the capacitor plate potential VPLW at the time of writing is made low, and the capacitor plate potential VPLR at the time of reading is made high, and when reading at "0", the capacitor plate potential VPLW at the time of reading is made high, when reading. By controlling the external VPL input to lower the capacitor plate potential VPLR of, the sense margin can be narrowed and the memory cell with less margin can be brought to a bad state.

이상, 본 명세서 및 도면에서 상세히 나타낸 실시예는 본 발명을 한정하는 것은 아니다. 본 발명의 주지및 특허 청구의 범위내에서의 여러가지 변형은 본 발명의 범위내에 있다.As described above, the embodiments shown in detail in the specification and drawings do not limit the invention. Various modifications within the well-known and claims of the present invention are within the scope of the present invention.

그리고, 본원의 특허 청구의 각 구성 요소에 병기한 도면의 참조 번호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.Incidentally, the reference numerals in the drawings together with the components of the claims of the present application are for the purpose of facilitating the understanding of the present invention and are not intended to limit the technical scope of the present invention to the embodiments shown in the drawings. .

Claims (6)

반도체 웨이퍼의 메모리 칩 영역상에 형성되어 있는 메모리 회로의 메모리 셀 어레이의 메모리 셀로부터 데이타를 독출할때 상기 메모리 칩 영역상에 형성된 패드에 제어 신호를 인가함으로써, 상기 메모리 셀에서 데이타를 독출했을 때에 상기 메모리 셀 어레이의 비트선상에 나타나는 전위차 또는 전류차가 작아져서 독출이 어려워지도록 강제적으로 변화시키고, 상기 비트선 쌍에 충분한 전위차 또는 전류차가 생기지 않는 기록·독출 마진이 적은 메모리 셀을 검출하여, 상기 메모리 셀을 불량으로 판정하는 것을 특징으로 하는 반도체 메모리의 스크리닝 테스트 방법.When reading data from the memory cell by applying a control signal to a pad formed on the memory chip area when reading data from the memory cells of the memory cell array of the memory circuit formed on the memory chip area of the semiconductor wafer. The memory cell is forced to change so that the potential difference or current difference appearing on the bit line of the memory cell array becomes small, making it difficult to read, and detecting a memory cell having a low write / read margin that does not produce a sufficient potential difference or current difference in the bit line pair, A screening test method for a semiconductor memory, characterized in that the cell is determined to be defective. 제1항에 있어서, 상기 메모리 칩 영역상의 패드에 제어 신호를 인가하여 상기 메모리 셀 어레이의 더미 셀의 더미 용량의 일단측의 전위를 변화시킴으로써, 상기 메모리 셀로부터 데이타를 독출했을때에 상기 비트선 쌍에 나타나는 전위차를 강제적으로 변화시키는 것을 특징으로 하는 반도체 메모리의 스크리닝 테스트 방법.2. The bit line as claimed in claim 1, wherein a control signal is applied to a pad on the memory chip region to change the potential at one end of the dummy capacitor of the dummy cell of the memory cell array, thereby reading the data from the memory cell. A method for screening a semiconductor memory, characterized by forcibly changing a potential difference appearing in a pair. 제1항에 있어서, 상기 메모리 칩 영역상의 패드에 전압을 인가하여 상기 메모리 셀 어레이의 더미 셀의 기록 전이를 변화시킴으로써, 상기 메모리 셀에서 데이타를 독출했을때, 상기 비트선 쌍에 나타나는 전위차를 강제적으로 변화시키는 것을 특징으로 하는 반도체 메모리의 스크리닝 테스트 방법.2. The method of claim 1, wherein a voltage is applied to a pad on the memory chip region to change a write transition of a dummy cell of the memory cell array, thereby forcing a potential difference appearing in the pair of bit lines when data is read from the memory cell. And a screening test method for a semiconductor memory. 제1항에 있어서, 상기 메모리 칩 영역상의 패드에 전압을 인가하여 상기 메모리 셀 어레이의 메모리셀의 전하유지 커패시터의 플레이트 전위를 변화시킴으로써, 상기 메모리 셀에서 데이타를 독출했을때, 상기 비트선상에 나타나는 전위차를 강제적으로 변화시키는 것을 특징으로 하는 반도체 메모리의 스크리닝 테스트 방법.The memory device of claim 1, wherein the voltage is applied to a pad on the memory chip region to change a plate potential of a charge holding capacitor of a memory cell of the memory cell array so that the data appears on the bit line when data is read from the memory cell. A method for screening test of a semiconductor memory, characterized by forcibly changing a potential difference. 제1항에 있어서, 상기 메모리 칩 영역상의 패드에 전압을 인가하여 상기 메모리 셀 어레이의 비트선의 프리챠지 전위를 변화 시킴으로써, 상기 메모리 셀에서 데이타를 독출했을때, 상기 비트선 쌍에 나타나는 전위차를 강제적으로 변화시키는 것을 특징으로 하는 반도체 메모리의 스크리닝 테스트 방법.2. The method of claim 1, wherein a voltage is applied to a pad on the memory chip region to change a precharge potential of a bit line of the memory cell array, thereby forcing a potential difference appearing in the pair of bit lines when data is read from the memory cell. And a screening test method for a semiconductor memory. 반도체 웨이퍼의 복수개의 칩 영역상에 각각 용장 회로를 구비한 DRAM 회로를 형성함과 동시에 더미 워드선 전위 제어 신호를 인가하기 위해 패드를 헝성하는 웨이퍼 공정과 ; 상기 DRAM 회로에 대해 다이소트 시험을 하여 DRAM 회로의 전기적 특성의 양, 불량을 선별하는 칩 선별 테스트 공정과 : 상기 칩 영역상의 패드에 더미 워드선 전위 제어 신호를 인가함으로써 DRAM 회로의 메모리 셀의 독출 마진을 엄격하게 설정하고, 독출 마진이 적은 메모리 셀을 검출하여 불량으로 판정하는 스크리닝 테스트 공정과 : 상기 스크리닝 테스트 공정에 의해 불량으로 판정된 DRAM 회로의 메모리셀에 대해 상기 용장 회로를 사용하여 치환하고, 불량칩을 구제하는 리던던시 공정과 , 상기 리던던시 공정 이후에 상기 가 칩 영역을 상기반도체 웨이퍼에서 개별적으로 분리하는 다이싱 공정과 ; 상기 다이싱 공정에 의해 얻어진 DRAM 칩을 IC장치로서 조립하는 공정을 포함하는 것들 특징으로 하는 DRAM의 제조방법.A wafer process for forming a DRAM circuit having redundant circuits on a plurality of chip regions of the semiconductor wafer, and simultaneously forming a pad for applying a dummy word line potential control signal; A chip sorting test step of sorting the amount and defects of electrical characteristics of the DRAM circuit by performing a die sort test on the DRAM circuit; and reading a memory cell of the DRAM circuit by applying a dummy word line potential control signal to a pad on the chip region. A screening test step of strictly setting a margin, detecting a memory cell having a low reading margin, and determining it as defective: replacing the memory cell of the DRAM circuit determined as defective by the screening test step using the redundant circuit; A redundancy step of removing defective chips and a dicing step of separately separating the temporary chip areas from the semiconductor wafer after the redundancy step; And a step of assembling the DRAM chip obtained by the dicing step as an IC device.