KR960001185B1 - The manufacturing method of high electronic mobility tr - Google Patents
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Abstract
Description
제1(a)∼(b)도는 종래의 고전자이동도 트랜지스터의 제조공정도.1 (a) to (b) are manufacturing process diagrams of a conventional high electron mobility transistor.
제2(a)∼(b)도는 이 발명에 따른 고전자이동도 트랜지스터의 제조공정도이다.2 (a) to (b) are manufacturing process diagrams of the high electron mobility transistor according to the present invention.
이 발명은 고전자이동도 트랜지스터(High Electron Mobility Transistor; 이하 HEMT라 한다.)의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a high electron mobility transistor (HEMT).
최근, 정보통신사회로 급격히 발전해감에 따라 초고속 컴퓨터, 광 및 고주파통신에 대한 필요성이 더욱 증가되고 있다. 그러나, 기존의 Si을 이용한 소자로는 이러한 필요성을 만족시키는데 한계가 있기 때문에 물질특성이 우수한 화합물 반도체에 관한 연구가 활발히 진행되고 있다. 따라서, GaAs의 우수한 물질특성을 이용하여 여러종류의 개별소자들이 개발되고 있다.Recently, with the rapid development of the information and communication society, the need for high speed computer, optical and high frequency communication is increasing. However, researches on compound semiconductors having excellent material properties have been actively conducted because there is a limit in satisfying the necessity of conventional devices using Si. Therefore, various kinds of individual devices have been developed using the excellent material properties of GaAs.
상기 개별소자에는 금속-반도체 전계효과 트랜지스터(Metal Semiconductor Feild Effect Transistor), 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor), HEMT 및 델타도프트 전계효과 트랜지스터(Delta Doped Field Effect Transistor) 등이 있다. 상기에서 HEMT는 이종접합면에서 물질들의 전차친화력에 의해 계면에 형성되는 양자우물(Quantumn Well)에 2차원 전가개스(Two-Dimen sional Electron Gas; 이하 2DEG라 칭함)가 축적되어 전계를 인가할 때 불순물 산란의 영향을 받지 않고 고속으로 동작을 한다.The individual devices include a metal-semiconductor field effect transistor, a heterojunction bipolar transistor, a HEMT, and a delta doped field effect transistor. The HEMT is a two-dimensional electron gas (hereinafter referred to as 2DEG) is accumulated in the quantum well (Quantumn Well) formed at the interface by the electric affinity of the materials in the heterojunction surface when applying an electric field It operates at high speed without being affected by impurity scattering.
제1(a)∼(b)도는 종래의 HEMT의 제조공정도이다.1 (a) to (b) are manufacturing process diagrams of a conventional HEMT.
제1(a)도를 참조하면, 반절연성 GaAs의 반도체 기판(11) 표면에 불순물이 도우프되지 않은 1형 AlGaAs 나 1형 GaAs/1형 AlGaAs의 초격자(superlattice) 구조를 가지는 버퍼층(buffer layer:13), N형 AlG6aAs의 제1도우너층(donor layer; 15) 1형 AlGaAs의 제1스페이서층(spacer layer;17), 1형 InGaAs의 활성층(19), 1형 AlGaAs 캡층(25)을 MBE(Molecular Beam Epitaxy) 또는 MOCVD(Metal Organic Chemical Vapr Deposition) 등에 의해 한번의 스탭(Step)으로 적층한다. 상기에서 제1 및 제2도우너층들(15), (23)은 Si 등으로 N형 불순물이 약 1E18/cm2정도로 도핑된다.Referring to FIG. 1 (a), a buffer layer having a superlattice structure of 1 type AlGaAs or 1 type GaAs / 1 type AlGaAs that is not doped with impurities on the surface of the semi-insulating GaAs semiconductor substrate 11 layer 13), a first donor layer of N type AlG6aAs, a first spacer layer 17 of type 1 AlGaAs, an active layer 19 of type 1 InGaAs, and a type 1 AlGaAs cap layer 25. Is laminated in one step by MBE (Molecular Beam Epitaxy) or MOCVD (Metal Organic Chemical Vapr Deposition). In the above, the first and second donor layers 15 and 23 are doped with Si or the like by about 1E18 / cm 2 .
제1(b)도를 참조하면, 상기 캡층(25)이 소정부분 표면에 Si 등의 N형 불순물을 이온주입(ionimplantion)한 후 상기 불순물이 활성화되도록 열처리하여 N+형의 이온영역(27)을 형성한다. 상기에서 이온영역(27)은 상기 제1도우너층(15)의 소정두께 겹치도록 형성된다. 그 다음, 상기 이온영역(27)이 형성되어 있는 캡층(25)의 상부에 통상의 리프트오프(life-off)방법에 의해 소오스 및 드레인전극들(29),(30)을 형성한다. 계속해서, 상기 캡층(25)의 상기 소오스 및 드레인전극들(29),(30)이 형성되어 있지 않은 부분을 통상의 포토리소그래피(Photolithography) 방법에 의해 리세스에칭 (recess etching)한 후 게이트전극(31)을 형성한다.Referring to FIG. 1 (b), the cap layer 25 is ion implanted with an N-type impurity such as Si on a surface of a predetermined portion and then heat-treated so that the impurity is activated to form an N + type ion region 27. Form. In this case, the ion region 27 is formed to overlap a predetermined thickness of the first donor layer 15. Next, the source and drain electrodes 29 and 30 are formed on the cap layer 25 where the ion region 27 is formed by a normal life-off method. Subsequently, a portion of the cap layer 25 in which the source and drain electrodes 29 and 30 are not formed is recess-etched by a conventional photolithography method, and then a gate electrode. (31) is formed.
상술한 HEMT를 이중이종접합수도모픽(Double Heterojunction Pseud morphic)HEMT라 한다. 상기 이중이종접합수도모픽 HEMT는 제1 및 제2도우층들에서 발생되는 전자들이 제1 및 제2스페이서층들을 거쳐 활성층으로 주입되어 계면들에 2DEG를 형성하는데, 상기 활성층을 친화력 및 전자의 이동도가 큰 InGaAs로 형성하므로 전자의 구속(confinenet) 효과가 증가되고 소자의 동작속도를 향상시킨다. 또한, 전자를 발생하는 도우너층들이 상기 활성층의 양측에 형성되므로 활성층의 계면에 형성되는 2DEG의 밀도가 증가되어 고출력 특성을 갖는다.The above-described HEMT is referred to as a double heterojunction pseudomorphic HEMT. The biheterojunction morpho HEMT is formed by injecting electrons generated in the first and second dough layers into the active layer through the first and second spacer layers to form a 2DEG at the interfaces. Formation of high mobility InGaAs increases the confinement effect of electrons and improves the operation speed of the device. In addition, since donor layers generating electrons are formed at both sides of the active layer, the density of 2DEG formed at the interface of the active layer is increased, thereby having high output characteristics.
그러나, 상술한 이중이종접합수도모픽 HEMT는 제1 및 제2도우너층을 형성하는 N형 AlGaAs에서 불순물인 Si등이 AlGaAs의 에너지대역의 가운데에 위치하는 DX 센터(Deep donor levels center)가 발생되어 전자의 이동도를 낮게 하며, 상기 DX 센터에 의해 발생된 결함이 확산되어 소자의 수명을 단축하는 문제점이 있었다.However, in the above-described dual heterojunction morphic HEMT, a deep donor levels center (DX) in which Si, which is an impurity, is positioned in the center of the energy band of AlGaAs occurs in the N-type AlGaAs forming the first and second donor layers. As a result, the mobility of electrons is lowered, and defects generated by the DX center are diffused, thereby shortening the life of the device.
따라서, 이 발명의 목적은 DX 센터 발생을 방지하여 전자의 이동도와 소자의 수명을 향상시킬 수 있는 GaAs의 제조방벙을 제공함에 있다.Accordingly, an object of the present invention is to provide a manufacturing method of GaAs which can prevent the generation of DX center and improve the mobility of electrons and the life of the device.
이 발명의 다른 목적은 낮은 농도를 가지며 불순물들만으로 이루어진 층들에 의해 전자들을 발생시키므로 결정성장이 쉬운 GaAs의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method for producing GaAs having low concentration and easy generation of crystals since electrons are generated by layers composed only of impurities.
상기 목적을 달성하기 위하여 이 발명은, 발질연성의 화합물 반도체 기판상에 제1도전형의 버퍼층, 제2도전형의 제1델타도핑층을 가지는 제1도전형의 제1스페이서층, 상기 제1스페이서층보다 전자의 이동도와 친화력이 큰 물질의 제1도전형의 활성층, 제2도전형의 제2델타도층을 가지는 제1도전형의 제2스페이서층 및 제2도전형의 캡층을 한번의 스탭으로 결정성장하는 제1공정과, 상기 캡층의 소정부분에 상기 제1델타도핑층을 포함하는 제1스페이서층과 겹치도록 제2도전형의 이온영역을 형성하는 제2공정과, 상기 이온영역이 형성된 캠층의 표면에 소오스 및 드레인 전극들을 형성하는 제3공정과, 상기 소오스 및 드레인전극이 형성되지 않은 캡층을 제거하고 게이트전극을 형성하는 제4공정으로 구비한 고전자이동도 트랜지스터의 제조방법에 특징이 있다.In order to achieve the above object, the present invention provides a first spacer layer of a first conductive type having a buffer layer of a first conductivity type, a first delta doping layer of a second conductivity type, and a first spacer layer on a compound flexible substrate. The first conductive type second spacer layer and the second conductive type cap layer having the first conductive type active layer, the second conductive type second delta conductive layer, and the second conductive type cap layer having a higher electron mobility and affinity than the spacer layer. A first step of crystal-growing in a step, a second step of forming a second conductive type ion region in a predetermined portion of the cap layer so as to overlap the first spacer layer including the first delta doping layer, and the ion region And a third step of forming source and drain electrodes on the surface of the formed cam layer, and a fourth step of removing a cap layer on which the source and drain electrodes are not formed and forming a gate electrode. Characterized in have.
이하, 첨부한 도면을 참조하여 이 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2(a)∼(b)도는 이 발명에 따른 GaAs의 제조공정도이다.2 (a) to (b) are manufacturing process diagrams of GaAs according to the present invention.
제2(a)도를 참조하면, 반절연성 GaAssml 반도체기판(41) 상에 1형 AlGaAs의 버퍼층(43), 1형 AlGaAs의 제1스페이서층(45), 1형 AlGaAs의 활성층(49), 1형 AlGaAs의 제2스페이서층(51) 및 N+형 GaAs의 캡층(55)을 MBE 또는 MOCVD에 의해 한번의 스탭으로 적층한다. 상기에서 버퍼층(43)은 반도체기판(41)의 격자결함등이 상기 제1스페이서층(45) 등으로 확산되는 것을 방지하는 것으로 1형 GaAs/I형 겹치도록 초격자구조로도 형성할 수 있는데, 1형 AlGaAs일 때는 약 5000Å 정도 두께로, 초격자 구조일때에는 1형 GaAs와 1형 AlGaAs가 30~50Å정도를 가지고 120∼30번 반복적층되어 형성된다. 또한, 상기 제1 및 제2스페이서층들(45),(51)은 약 5000Å 정도 두께로 형성되는데, 상기 제1 및 제2스페이서층(45),(51)을 형성할 때 상기 활성층(49)과 제1 및 제2스페이서층(45),(51)과의 경계면에서 상부 및 하부에 50~100Å정도 이격되는 제1 및 제2델타도핑층들(47),(53)을 형성한다. 상기 제1 및 제2델타도핑층들(47),(53)은 전자들을 발생하는 곳으로 불순물 농도가 1E18/cm2와 비슷하도록 1E12∼1E13/cm2정도를 가지는 Si의 한 원자층으로 형성된다. 그리고, 활성층(49)은 100~200Å 정도로 형성되며, 상기 캡층(55)은 Si등의 N형 불순물이 2E18/cm2정도로 도핑되어 500∼700Å정도 두께로 형성된다. 상기 층들을 MBE로 성장시킬 때 버퍼층(42) 및 제1스페이서층(45)을 약 620oC 정도로 형성할 수 있으나, 상기 제1 및 제2델타도핑층들(47),(53)이 확산되는 것을 방지하기 위하여 제1델타도핑층(47)부터는 약 550oC 이하로 성장시킨다.Referring to FIG. 2 (a), the buffer layer 43 of type 1 AlGaAs, the first spacer layer 45 of type 1 AlGaAs, the active layer 49 of type 1 AlGaAs, and the like are disposed on the semi-insulating GaAssml semiconductor substrate 41. The second spacer layer 51 of 1 type AlGaAs and the cap layer 55 of N + type GaAs are laminated in one step by MBE or MOCVD. The buffer layer 43 may prevent the lattice defects of the semiconductor substrate 41 from being diffused into the first spacer layer 45 and the like, and may also be formed in a superlattice structure so as to overlap a type 1 GaAs / I type. In the case of 1 type AlGaAs, the thickness is about 5000Å, and in the super lattice structure, 1 type GaAs and 1 type AlGaAs have about 30 ~ 50Å and are repeatedly stacked 120 ~ 30 times. In addition, the first and second spacer layers 45 and 51 are formed to have a thickness of about 5000 μs, and the active layer 49 is formed when the first and second spacer layers 45 and 51 are formed. ) And first and second delta doping layers 47 and 53 spaced apart from each other by about 50 to about 100 μs at an interface between the first and second spacer layers 45 and 51. The first and second delta-doped layer 47, 53 is formed in a layer of the Si atom having a 1E12~1E13 / cm 2, about to where generated electrons to the impurity concentration similar to 1E18 / cm 2 do. In addition, the active layer 49 is formed to about 100 ~ 200 Å, the cap layer 55 is doped with N-type impurities such as Si 2E18 / cm 2 is formed to a thickness of about 500 ~ 700 Å. When the layers are grown to MBE, the buffer layer 42 and the first spacer layer 45 may be formed at about 620 ° C., but the first and second delta doping layers 47 and 53 diffuse. In order to prevent the growth, the first delta doped layer 47 is grown to about 550 ° C. or less.
제2(b)도를 참조하면, 상기 캡층(55) 표면의 소정부분에 통상의 이온주입방법에 의해 Si등의 N형 불순물을 이온주입한 후 열처리하여 N+형 이온영역(57)을 형성한다. 상기 이온영역(57)은 5E18/cm2정도로 도핑되어 상기 제1델타도핑층(47)을 포함하도록 상기 제1스페이서층(45)과 소정두께 겹친다. 그 다음, 상기 이온영역(57)이 형성되어 있는 캡층(55)의 표면에 리프트 오프방법에 의해 AuGe /Ni/Au의 오믹금속으로 소오스 및 드레인전극들(59),(60)을 형성한다. 계속해서 상기 이온영역(57)이 형성되어 있지 않은 캡층(55)을 리세스 에칭하여 상기 제2스페이서층(51)을 노출시킨 후 Pt/Pd/Au의 쇼트키 금속으로 게이트전극(61)을 형성한다.Referring to FIG. 2 (b), an N + type ion region 57 is formed by ion implanting an N type impurity such as Si into a predetermined portion of the surface of the cap layer 55 by a conventional ion implantation method. . The ion region 57 is doped about 5E18 / cm 2 and overlaps the predetermined thickness with the first spacer layer 45 to include the first delta doping layer 47. Then, the source and drain electrodes 59 and 60 are formed on the surface of the cap layer 55 in which the ion region 57 is formed by an ohmic metal of AuGe / Ni / Au by a lift-off method. Subsequently, the cap layer 55 in which the ion region 57 is not formed is recess-etched to expose the second spacer layer 51, and then the gate electrode 61 is formed using a Schottky metal of Pt / Pd / Au. Form.
상술한 바와 같이 전자들을 발생하는 충돌을 불순물이 도핑된 AlGaAs층으로 형성하지 않고 활성층과 인접하는 제1 및 제2스페이서층들 내부에 낮은 농도의 불순물들만으로 제1 및 제2델타도핑층을 형성하므로 DX 센터가 발생되지 않는다.As described above, the first and second delta doped layers are formed using only low concentrations of impurities in the first and second spacer layers adjacent to the active layer without forming the collision that generates electrons as an AlGaAs layer doped with impurities. DX center is not generated.
따라서, 이 발명은 불순물이 도핑된 AlGaAs층에 의한 DX 센터가 없으므로 전자들의 이동도가 소자의 수명을 향상시킬 수 있는 잇점이 있다. 또한, 전자들을 발생하는 층들을 낮은 농도의 불순물들만으로 형성하므로 결정성장이 쉬운 잇점이 있다.Therefore, this invention has the advantage that the mobility of electrons can improve the lifetime of the device since there is no DX center by the AlGaAs layer doped with impurities. In addition, since the electron-generating layers are formed with only low concentrations of impurities, crystal growth is easy.
또한, 이 발명의 실시예를 델타도핑층을 활성층이 상부 및 하무에 형성하는 것을 보였으나 이 발명의 사상과 틀리지 않게 활성층의 상부에만 형성할 수 있다.In addition, the embodiment of the present invention has been shown to form the delta doped layer on the top and bottom of the active layer, but can be formed only on the top of the active layer, not contrary to the idea of this invention.
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