Claims (6)
소정의 제어 클럭에 따라 외부에서 입력되는 입력 신호와 접속하는 제어 레지스터와, 다수의 메모리 셀을 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이 중 소정의 메모리 셀 어레이를 선택하기 위한 로우 및 컬럼디코더와, 상기 메모리 셀 어레이와 접속하여 라이트 동작을 제어하는 라이트 드라이버와, 상기 메모리 셀 어레이와 접속하여 셀 데이타를 감지 증폭하기 위한 센스 엠프와, 상기 라이트 드라이버 및 상기 센스 엠프를 제어하기 위한 제어회로와, 외부에서 공급되는 출력 인에이블 신호에 의하여 제어되는 데이타 출력 버퍼를 구비하는 반도체 메모리장치에 있어서, 파워-온 또는 칩 디세이블 상태가 될 때를 감지한 후 리셋신호를 발생하여 상기 로우 및 컬럼 디코더, 상기 제어 회로 및 상기 데이타 출력 버퍼를 리셋하거나 상기 제어 레지스터를 리셋하는 리셋회로를 구비하여 상기 파워-온시 칩내의 과도 전류 및 상기 칩 디세이블시 스탠드바이 전류를 차단함을 특징으로 하는 반도체 메모리장치.A control register for connecting to an external input signal according to a predetermined control clock, a memory cell array having a plurality of memory cells, a row and column decoder for selecting a predetermined memory cell array among the memory cell arrays, A write driver connected to the memory cell array to control a write operation, a sense amplifier connected to the memory cell array to sense and amplify cell data, a control circuit to control the write driver and the sense amplifier, and an external device A semiconductor memory device having a data output buffer controlled by an output enable signal supplied from a semiconductor memory device, the semiconductor memory device comprising: generating a reset signal after detecting a power-on or chip disable state and generating a reset signal; Reset the control circuit and the data output buffer or the control level Requester to the power having a reset circuit for resetting the-semiconductor memory device characterized in that the transient current, and block the chip disabled during stand-by current in the turns on the chip.
제1항에 있어서, 상기 제어 레지스터는 외부에서 입력되는 어드레스 신호를 버퍼링한 후 저장하는 어드레스 레지스터와, 외부에서 입력되는 칩 인에블 신호를 버퍼링한 후 저장하는 칩 인에이블 레지스터와, 외부에서 공급되는 라이트인에이블 신호를 버퍼링한 후 저장하는 라이트 인에이블 레지스터와, 외부에서 입력되는 데이타를 버퍼링한 후 저장하는 데이타 입력 레지스터로 구성됨을 특징으로 하는 반도체 메모리장치.The control register of claim 1, wherein the control register comprises: an address register for buffering and storing an externally input address signal; a chip enable register for buffering and storing an externally input chip enable signal; And a write enable register for buffering and storing the write enable signal to be stored, and a data input register for buffering and storing data input from the outside.
제1항에 있어서, 상기 제어클릭에 대응하여 입력되는 상기 입력 신호를 최종적으로 칩내부에 전달하여 래치하는 래치수단의 출력단에 설정되는 신호가 하이 액티브 신호인 경우 하이 액티브 리셋 신호 또는 로우 액티브상태의 반전 리셋 신호를 상기 리셋 제어회로에 입력하여 상기 출력단에 설정되는 신호를 로우 디세이블시킴을 특징으로 하는 반도체 메모리장치.The high active reset signal or the low active state of claim 1, wherein the signal set at the output terminal of the latch means for finally transferring the input signal input corresponding to the control click into the chip and latching it is a high active signal. And inverting a signal set at the output terminal by inverting an inverting reset signal to the reset control circuit.
제3항에 있어서, 상기 제어 클릭에 대응하여 입력되는 상기 입력 신호를 최종적으로 칩 내부에 전달하여 래치하는 상기 래치 수단의 상기 출력단에 설정되는 신호가 로우 액티브 신호인 경우 하이 액티브 리셋 신호 또는 로우 액티브 상태의 반전 리셋 신호를 상기 리셋 제어 회로에 입력하여 상기 출력단에 설정되는 신호를 하이 디세이블시킴을 특징으로 하는 반도체 메모리장치.4. The high active reset signal or the low active signal according to claim 3, wherein the signal set at the output terminal of the latch means for finally transferring the input signal input corresponding to the control click into the chip and latching the input signal is a low active signal. And inverting the reset signal of the state to the reset control circuit to disable the signal set at the output terminal.
반도체 메모리 장치에 있어서, 로우 디코더 신호를 입력하여 소정의 제어클럭에 제어되는 다수의 제1전송 게이트와 각각의 상기 전송 게이트에 접속하는 다수의 제1래치 회로와 각각의 상기 제2래치 회로의 출력단에 연결된 메인 워드라인을 디세이블하기 위한 제1리셋 제어 회로를 가지는 로우 선택 디코더와, 컬럼 디코더 신호를 입력하며 상기 제어 클럭에 제어되는 다수의 제2전송 게이트 및 각각의 상기 제2전송 게이트에 접속하는 다수의 제2래치 회로와 각각의 상기 제2래치 회로의 출력단에 연결된 블럭 워드라인을 디세이블하기 위한 제2리셋 제어회로를 가지는 컬럼 선택 디코더와, 상기 메인 워드라인과 상기 블럭 워드라인에 설정되는 두 신호를 입력하는 신호 조합 게이트를 가지는 섹션 로우 디코더와, 섹션 로우 디코더의 출력 신호에 접속하는 메모리 셀 어레이를 구비하여 상기 제어 클럭이 오프된 후 파워-온 상태를 감지하여 발생되는 리셋 신호에 대응되어 상기 제1 및 제2리셋 제어 회로에 의하여 상기 메인 워드라인 또는 상기 블럭 워드라인을 디세이블시킴을 특징으로 하는 반도체 메모리장치.1. A semiconductor memory device comprising: a plurality of first transfer gates controlled by a predetermined control clock by inputting a row decoder signal, a plurality of first latch circuits connected to each of the transfer gates, and an output terminal of each of the second latch circuits; A row select decoder having a first reset control circuit for disabling the main word line connected to the plurality of row select decoders, a plurality of second transfer gates input to the column decoder signal and controlled to the control clock and connected to the respective second transfer gates; A column select decoder having a plurality of second latch circuits and a second reset control circuit for disabling a block word line connected to an output terminal of each of the second latch circuits, and set in the main word line and the block word line A section row decoder having a signal combination gate for inputting two signals to be connected, and connected to an output signal of the section row decoder And a memory cell array to decode the main word line or the block word line by the first and second reset control circuits in response to a reset signal generated by sensing a power-on state after the control clock is turned off. A semiconductor memory device comprising sable.
제5항에 있어서, 제1리셋 제어 회로 및 제2리셋 제어 회로는 게이트 단자가 상기 리셋 신호에 접속하며, 드레인 단자가 상기 메인 워드라인 또는 상기 블럭 워드라인에 접속하며 상기 소오스 단자가 접지접압단에 접속하는 NMOS트랜지스터로 구성됨을 특징으로 하는 반도체 메모리장치.6. The first reset control circuit and the second reset control circuit of claim 5, wherein a gate terminal is connected to the reset signal, a drain terminal is connected to the main word line or the block word line, and the source terminal is a ground contact terminal. And an NMOS transistor connected to the semiconductor memory device.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.