KR950015095B1

KR950015095B1 - 동기신호 계수기의 오동작 방지회로

Info

Publication number: KR950015095B1
Application number: KR1019930003347A
Authority: KR
Inventors: 윤주호
Original assignee: 엘지전자주식회사; 구자홍
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1995-12-21
Also published as: KR940023166A

Abstract

내용 없음.

Description

동기신호 계수기의 오동작 방지회로

제1도는 종래의 동기신호 계수 회로도.

제2도는 제1도에서 동기신호의 위상 변이에 다른 계수값의 차이를 나타낸 설명도.

제3도는 본 발명의 동기신호 계수의 오동작 방지회로도.

* 도면의 주요부분에 대한 부호의 설명

3 : 래치부 10 : 카운터부

20 : 제1래치부 30 : 제3래치부

40 : 가산부 50 : 오류 검출부

60 : 래치 제어부

본 발명은 멀티-동기 모니터의 인터페이스에 관한 것으로, 특히 수평/수직 동기신호의 주기에 의해 모티너 신호의 모드를 구분할 때 동기신호의 위상 변화를 검출하여 시스템이 오동작되는 것을 방지하는데 적당하도록 한 동기신호 계수기의 오동작 방지회로에 관한 것이다.

제1도는 종래의 동기신호 계수회로로서 이에 도시한 바와같이, 동기신호(H/V-SYNC)가 클럭(CK)으로 입력되고 "하이레벨"의 신호가 그 입력단(T)에 인가되어 토글 신호를 출력하는 플립플롭(2)과, 상기 플립플롭(2)의 출력(Q)이 리세트 단자(RESET)에 인가되어 동기신호(H/V-SYNC)의 1주기동안 입력된 클럭(clock)의 수를 계수하는 카운터(1)와, 상기 플립플롭(2)의 반전출력이 다수의 래치(FF₀∼FF_n)에 클럭(CK)으로 입력되고 카운터(1)의 출력(Q₀∼Q_n)이 그 입력단자(D)에 각기 인가된 래치부(3)로 구성된다.

상기와 같이 구성된 종래의 동기신호 계수기에 대하여 그 동작과 문제점을 상세히 설명하면 다음과 같다.

먼저, 플립플롭(2)의 출력(Q)이 "로우"가 되어 카운터(1)가 리세트된 상태에서 수평/수직-동기신호(H/V-SYNC)가 플립플롭(2)에 인가되면 상기 플립플롭(2)은 클럭(CK)이 인가될 때마다 토글되는 신호를 출력하므로 그 출력(Q)이 "하이"로 반전되어 상기 카운터(1)에 대한 리세트를 해제시키게 된다.

리세트가 해제되면 상기 카운터(1)는 클럭(clock)이 인가될 때마다 그 값을 증가시킴으로써 결과적으로 입력된 클럭(clock)의 수를 카운팅하게 된다.

이렇게 입력 클럭(clock)을 카운팅하다가 다음 동기신호(H/V-SYNC)가 입력되면, 플립플롭(2)의 출력(Q)이 반전되어 상기 카운터(1)를 리세트시키게 된다.

그러나, 상기 플립플롭(2)의 반전출력()이 카운터(1) 후단의 래치(FF₀∼FF_n)에 대한 클럭(CK)으로 작용하기 때문에 상기 카운터(1)가 리세트되기 이전에 저장하고 있던 데이타(Q₀∼Q_n)는 래치부(3)에 모두 저장이 된다.

따라서 상기 래치부(3)는 수평/수직 동기신호(H/V-SYNC)의 1주기동안 카운터(1)에 입력된 클럭(clock)의 수를 래치하게 된다.

그러나, 이러한 회로는 제2도에서 도시된 바와같이, 수평/수직-동기신호(H/V-SYNC)와 클럭신호(clock)가 동기화되어 있지 않으므로 수평/수직-동기신호(H/V-SYNC)가 클럭(clock)의 1주기중 어느 위치에서 상기 플립플롭(2)에 인가되는가에 따라서 카운터(1)가 계수한 값은 ±1의 오차를 보이게 된다.

그러므로 동기신호(H/V-SYNC)의 주기를 상기 카운터(1)가 계수한 값으로 측정하고 이 값에 의해 입력되는 모니터 신호의 모드를 구분하는 회로에서는 조그만 계수 오차로 인하여 시스템 전체가 오동작할 수 있는 문제점이 있게 된다.

본 발명은 상기와 같은 종래의 동기신호 계수 회로에 따르는 결함을 해결하기 위하여, 동기신호의 1주기 동안의 클럭수를 계수한 값을 이전 주기의 값과 비교하고 그 결과에 따라서 모드 지정신호를 출력함으로써 동기 신호의 위상 변이에 따른 시스템의 오동작을 제거하는 것을 목적으로 한다.

제3도는 이와같은 목적을 구현하기 위한 본 발명의 회로도로서, 수평 동기신호(H-SYNC)를 클럭(CK)으로 입력받아 토글 신호를 발생시키는 플립플롭(12)가 이로부터 리세트 제어를 받아 동기구간의 클럭(clock) 수를 계수하는 카운터(11)로 이루어진 카운터부(10)와, 상기 카운터부(10)의 출력데이타를 상가 플립플롭(12)으로부터의 클럭신호에 따라서 다수의 래치(L₁₀∼L_1n)에 저장하는 제1래치부(20)와, 상기 제1래치부(20)의 각 래치(L₁₀∼L_1n)의 출력(Q₁₀∼Q_1n)을 외부로부터 클럭신호(CK)가 인가될 때마다 이를 내부의 래치(L₂₀∼L_2n)에 저장하는 제2래치부(30)와, 상기 제1래치부(20)의 출력에서 제2래치부(30)의 반전출력( ₂₀∼ _2n)을 가산기(41)에 의해 가산하는 가산부(40)와, 상기 가산부(40)의 출력신호(S₀∼S_n)와 캐리(C)의 반전신호()를 배타적 오아게이트(XOR₀∼XOR_n)에 의해 논리조합하여 동기신호(H-SYNC)의 위상 변이에 따른 데이타 값을 검출사는 오류 검출부(50)와, 상기 오류 검출부(5)의 출력이 입력단(D)에 인가되고 상기 클럭(clock)가 클럭단(CK)에 인가된 플립플롭(61)과 상기 플립플롭(61)의 출력(Q)과 상기 클럭신호(clock)를 논리조합하는 앤드 게이트(62)에 의해 상기 제2래치부(30)에 클럭신호를 인가하는 래치 제어부(60)로 구성된다.

상기와 같은 이 구성한 본 발명의 동기신호 계수기의 오동작 방지회로에 대하여 그 작용과 효과를 상세히 설명하면 다음과 같다.

먼저, 플립플롭(12)은 수평동기신호(H-SYNC)가 클럭(CK)으로 입력될 때마다 그 출력(Q)이 토글하여 카운터(11)에 대한 리세트 신호를 인가함과 아울러 상기 카운터911)가 계수한 값을 래치하는 제1래치부(20)에 대하여 그 반전출력()을 클럭(CK)으로 제공한다.

상기 카운터(11)는 상기 플립플롭(12)에 의해 리세트가 해체되면, 수평동기신호(H-SYNC)의 1주기동안 입력된 클럭(clock)의 수를 계수하게 되는데, 상기 플립플롭(12)은 다음의 수평동기신호(H-SYNC)에서 상기 카운터(11)를 리세트시킴과 동시에 제1래치부(20)에 클럭(CK)을 인가하여 상기 카운터(11)가 계수한 데이타가 래치(L₁₀∼L_1n)에 저장되게 한다.

한편, 상기 제1래치부(20)의 후단에는 외부로부터의 클럭(CK)에 의해 구동되어 상기 제1래치부(20)에 저장되어 있는 데이트를 다시 래치하는 제2래치부(30)가 있는데, 이렇게 앞단에 래치되어 있는 데이타를 다시 래치하는 이유는 동기신호(H-SYNC)의 위상변이에 의해 카운터(11)가 카운팅한 값이 급격히 변하는 것을 검출하여 오류발생 이전의 계수값을 유지시키기 위함이다.

이를 위하여 이전의 데이타를 래치하고 있는 제2래치부(30)와, 현재 카운터(11)가 계수한 값을 저장하고 있는 제1래치부(20)의 데이트를 서로 비교하여 그 차를 구해야 하는데, 만일 두 데이타의 차가 2이상이면 이는 동기신호(H-SYNC)의 위상변이로 인하여 카운터(11)가 계수한 값이 이전 값이 비하여 급격한 변화를 보인 것이므로 최종 출력 데이타,(Q₀∼Q_n)는 현재 카운터(11)가 계수한 값을 취하지 않고 이저의 데이타를 그대로 유지하여야 하며, 그 차가 2보다 작을 때에는 카운터(11)가 계수한 현재의 값이 최종 출력(Q₀∼Q_n)으로 나타나게 하여야 한다.

이를 위하여 가산부(40)는 상기 제1래치부(20)의 출력과 제2래치부(20)의 반전출력( ₂₀∼ _2n)을 서로 더함으로써 결과적으로 2진수의 감산을 수행한다.

상기 가산의 결과로서 캐리(C)가 발생하면 이를 다시 가산부(40)에 입력시켜 캐리(C)를 더하는데, 캐리(C)가 발생한 경우 출력단의 배타적 오아게이트(XOR₀∼XOR_n)의 출력은 가산부(40)의 출력(S₀∼S_n)과 같고, 캐리(C)가 발생되지 않았을 때에는 배타적 오아게이트(XOR₀∼XOR_n)가 반전기로 동작하여

A-B=A++캐피 ……… 캐리 발생기

A-B=/(A+) ……… 캐리 미발생기

를 실행함으로써 제1래치부(20)와 제2래치부(30)의 출력(Q₁₀∼Q_1n)의 차를 구한다)

이때, A-B의 값이 2이상인 경우에는 오아게이트(OR1)의 출력이 "하이"가 되므로 래치 제어부(60)의 플립플롭(61)이 다음의 클럭(clock)에서 "하이"의 신호를 출력하여 앤드 게이트(62)에 인가함으로써 클럭 신호(clock)가 인가될 때 제1래치부(20)이 이전 데이트를 제2래치부(30)가 래치하게 한다.

그러나, A-B의 값이 0 또는 1 인 경우, 상기 래치 제어부(60)의 플립플롭(61)에는 "로우"의 신호가 인가됨으로써 앤드 게이트(62)가 디스에이블되고, 따라서 제2래치부(30)에 클럭신호가 인가되지 않아 출력 데이타(Q₀∼Q_n)는 이전의 값을 계속유지하게 된다.

이와같이 함으로써 동기신호(H-SYNC)의 1주기 동안의 클럭수(clock)를 계수한 값이 바로 이전 주기동안의 값과 2이상의 차이가 나는 것을 검출하여 2이상 차이가 나면 현재의 제1래치부(20)의 데이트가 후단의 제2래치부(30)를 통해 출력되게 하고, 그 차가 0 또는 1인 경우(모드가 바뀌지 않은 경우)에는 제2래치부(30)가 가지고 있는 데이타를 그대로 출력하도록 함으로써 안정도가 높은 콘트롤 신호를 얻을 수 있게 된다.

이상에서와 같이 본 발명은 멀티-동기 모니터에서 수평, 수직 동기신호를 계수하여 모드를 정확히 구별할 수 있게 해준다.

Claims

수평 동기신호(H-SYNC)의 1주기 구간에서 입력 클럭(clock)의 수를 계수하는 카운터부(10)와, 상기 카운터부(10)가 동기신호(H-SYNC)의 구간에서 계수한 데이타를 래치하는 제1래치부(20)와, 이전 동기신호(H-SYNC)의 주기에 대응하는 데이타와 현재 동기신호(H-SYNC)의 주기에 대응하는 데이타의 차에 따라서 외부로부터 인가되는 제어신호에 의해 상기 제1래치부(20)에 저장된 데이타를 래치하는 제2래치부(30)와, 상기 제1래치부(20)의 출력(Q₁₀∼Q_1n)에서 제2래치부(30)의 반전출력( ₂₀∼ _2n)을 가산하여 그차를 구하는 가산부(40)와, 상기 가산부(40)의 출력 데이타가 일정 값 이상인지를 판별하여 동기신호(H-SYNC)의 위상변이를 검출하는 오류 검출부(50)와, 상기 오류 검출부(50)에 의해 일정 값 이상의 오차가 검출되었을 때 상기 제1래치부(30)의 데이타가 제2래치부(30)에 래치되도록 제어하는 래치 제어부(60)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.
제1항에 있어서, 상기 카운터부(10)는 수평동기신호(H-SYNC)가 클럭으로 인가된 T-타입 플립플롭(12)의 출력단(Q)이 카운터(11)의 리세트단자(RESET)에 접속되고 상기 카운터(11)의 클럭단(CK)에는 동기신호(H-SYNC)의 주기를 검출하기 위한 클럭신호(clock)가 인가된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.
제1항에 있어서, 상기 오류 검출부(50)는 가산기(41)의 출력 데이타(S₀∼S_n)의 각 비트와 반전된 캐리신호)를 각기 논리 조합하는 배타적 오아게이트(XOR₁∼XOR_n)와, 상기 배타적 오아게이트(XOR₁∼XOR_n)의 각 출력을 오아링 하는 오아게이트(OR1)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.
제1항에 있어서, 상기 래치 제어부(60)는 상기 오류 검출부(50)의 출력이 플립플롭(61)의 입력단(D)에 인가되고 상기 동기신호(H-SYNC)의 주기를 검출하기 위한 클럭신호(clock)가 클럭단자(CK)에 인가된 플립플롭(61)과, 상기 플립플롭(61)의 출력(Q)과 상기 클럭신호(clock)를 논리조합하여 상기 제2래치부(30)에 대한 클럭신호(CK)를 인가하는 앤드 게이트(62)로 구성된 것을 특징으로 하는 동기신호 계수기의 오동작 방지회로.