KR950010309B1 - 반도체 메모리 장치 - Google Patents

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KR950010309B1
KR950010309B1 KR1019910009111A KR910009111A KR950010309B1 KR 950010309 B1 KR950010309 B1 KR 950010309B1 KR 1019910009111 A KR1019910009111 A KR 1019910009111A KR 910009111 A KR910009111 A KR 910009111A KR 950010309 B1 KR950010309 B1 KR 950010309B1
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가즈끼 오노
야스하루 호시노
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니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
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Abstract

내용 없음.

Description

반도체 메모리 장치
제 1 도는 반도체 메모리 장치에서 리던던시(redundancy) 회로를 포함하는 본 발명의 제 1 실시예의 회로도.
제 2 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 2 실시예의 회로도.
제 3 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 3 실시예의 회로도.
제 4 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 4 실시예의 회로도.
제 5 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 5 실시예의 회로도.
제 6 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 6 실시예의 회로도.
제 7 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 7 실시예의 회로도.
제 8 도는 반도체 메모리 장치에서 리던던시 회로를 포함하는 본 발명의 제 8 실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 리던던시 기록 시프트 레지스터 31, 32, 33, 34 : 메모리 셀 열
200 : 데이타-전달 경로 스위칭 회로 Q41, Q42, Q43, Q44 : 트랜지스터
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트-시리얼 방식으로 공급된 데이타를 일시적으로 저장하고 그후 비트-시리얼 방식으로 상기 저장된 데이타를 판독하도록 영상 또는 비디오 데이타 처리 동작에 특별히 사용된 반도체 메모리 장치에 제공된 리던던시 회로에 관한 것이다.
비디오 데이타 처리 동작에서, 상기 처리에서 처리되는 비디오 데이타가 DRAM과 같은 반도체 메모리 장치에서 일시적으로 저장되고 그후 예정된 타이밍에서 판독되는 것이 일반적으로 이어진다. 라스터(rester) 1라인용 비디오 데이타는 하나의 유니트로 다루어지며 비트-시리얼 방식으로 저장된다. 따라서, 반도체 메모리는 1라인용 비디오 데이타를 유지시키는데 필요한 다수의 데이타 저장 및 시프트 스테이지를 갖는 시프트 레지스터로 구비된 입력 회로를 포함한다. 1라인용 비디오 데이타는 비트-시리얼 방식으로 판독되기 때문에, 반도체 메모리 장치는 또한 상기 데이타를 유지시키는데 필요한 다수의 저장 스테이지를 갖는 스프트 레지스터(shiftregister) 또는 데이타 레지스터로 구비된 출력 회로를 포함한다.
또한 거기에는 다수의 라인에 대응하는 메모리 셀 그룹을 구비하는 메모리 셀 어래이가 구비되며, 1라인 데이타를 저장하는 각 메모리 셀 그룹은 입력 회로내의 시프트 레지스터(이하, "기록 시프트 레지스터"라 칭함)와 데이타 출력 회로내의 데이타 레지스터 또는 시프트 레지스터(이하, "판독 데이타 레지스터" 또는 "판독 시프트 레지스터"라 칭함)사이에 유니트로써 취해 진다. 어떠한 메모리 셀 그룹도 워드 라인에 의해 선택된다.
출력 회로가 데이타 레지스터로 구성된다고 가정하고, 상기 반도체 메모리 장치의 동작이 이하에서 설명된다.
처리되는 데이타는 비트-시리얼 방식으로 기록 시프트 레지스터로 입력된다. 1라인 데이타가 각각 상기 레지스터의 한 장소에서 각기 유지되면, 상기 데이타는 메모리 셀 어래이에 병렬로 전달되며 워드라인에 의해 선택된 메모리 셀 그룹에 저장된다.
메모리 셀 어래이에 저장된 1라인 데이타는 워드 라인에 의해 선택되고 특정된 타이밍하에서 판독 데이타 레지스터에 병렬로 전달되며 그 각각은 그것의 한 장소에서 유지된다. 판독 데이타 레지스터의 장소에 유지된 상기 데이타는, 출력제어 회로로부터의 제어 신호의 제어하에서, 출력 버스에 비트-시리얼 방식에서 전달되어 출력 단자로부터 출력된다.
출력 회로가 시프트 레지스터로 구성된다고 가정하면, 메모리 셀 어래이로부터의 1라인 데이타는 판독 시프트 레지스터내로 전달되어 유지되며 그후 시프트 레지스터의 최종 스테이지로부터 출력버스에 비트-시리얼 방식으로 출력된다.
반도체 메모리 장치는 정상 메모리 셀로 메모리 셀 어래이내의 결점있는 메모리 셀을 대치시키는 리던던시 회로를 구비함으로써 메모리 칩이 거부되는 것을 방지한다.
상기 리던던시 회로 구성은 각 구성은 각 회로내의 스테이지 수를 제외하고는 상술한 구성과 유사하며, 리던던시 기록 시프트 레지스터와, 리던던시 메모리 셀 어래이와, 관련된 출력 회로를 갖는 리던던시 판독 데이타 레지스터 또는 상기 설명된 정규(regular) 시프트 레지스터, 정규 메모리 셀 어래이에 대응하는 리던던시 판독 시프트 레지스터와, 관련된 출력 제어 회로를 갖는 정규 판독 데이타 레지스터 또는 정규 판독 시프트 레지스터를 구비한다.
각 리던던시 회로의 스테이지 또는 열의 수는 고장난 정규 메모리 셀 어래의 예측된 메모리 셀 수를 칩의 크기, 경계적 측면등을 고려하여 결정된다.
특히, 데이타 레지스터로 이루어진 출력 회로를 갖는 상기 리던던시 회로 동작이 하기에서 설명될 것 이다.
기록 모드에서, 처리되는 데이타는 정규 기록 시프트 레지스터로 비트-시리얼 방식으로 입력되는 순차적으로 각 스테이지에서 유지된다. 상기 처리에서, 고장난 메모리 셀이 발견될 때 정규 메모리 셀 어래이의 고장난 메모리 셀에 기록된 데이타가 리던던시 기록 레지스터에서 입력되고 유지된다. 리던던시 기록 시프트 레지스터에서, 다수의 고장난 메모리 셀이 1라인에서 발견될 때, 거기에 입력된 다음의 데이타는 제 1 장소에 유지되며 이미 유지되었다면 각 장소의 데이타는 다음 장소로 시프트된다.
모든 1라인 데이타가 정규 기록 시프트 레지스터내에 유지될때, 그들은 전달되고나서 정규 메모리 셀 어래이내에 저장된다. 그것과 동기해서 리던던시 기록 시프트 레지스터의 데이타는 전달되어 리던던시 메모리 셀 어래이내에 저장된다.
판독 모드에서, 정규 메모리 셀 어래이와 리던던시 메모리 셀 어래이로부터, 각각의 1라인 데이타는 동기해서 각각 정규 판독 데이타 레지스터와 리던던시 판독 데이타 레지스터에 전달되고 유지된다. 정규 판독-데이타 레지스터의 스테이지에서 유지된 데이타는 정규 출력 제어 회로로부터의 출력 제어 신호의 제어하에서 출력 버스로 순차적으로 전달된다.
상기 전달은 제 1 장소에서 마지막까지 순서대로 수행된다. 정규 판독 데이타 레지스터로부터 출력 버스로의 데이타 전달이 결점있는 메모리 셀에 대응하는 스테이지로 시프트할때, 정규 판독 데이타 레지스터로부터의 데이타 전달은 인터럽트(interrupt)되고, 대신에 리던던시 판독 데이타 레지스터로부터 출력 버스로의 데이타 전달이 수행된다. 리던던시 판독 데이타 레지스터로부터의 데이타의 상기 전달은 리던던시 출력 제어 회로로부터의 출력 제어 신호의 제어하에서 그들의 입력에서와 같은 순서로 수행된다.
상기 방법에서, 정규 메모리 셀 어래이에서 하나 이상의 메모리 셀이 결점이 있을때 조차 모든 입력 데이타는 정상적인 기록, 저장 및 판독 처리를 통해 출력될 수 있다.
고장난 메모리 셀에 대응하는 데이타는 리던던시 기록 시프트 레지스터의 제 1 장소에서 순차적으로 유지되며, 교대로 리던던시 메모리 셀 어래이에 전달되고 저장되며, 리던던시 판독 데이타 레지스터의 제 1 장소에서 마찬가지로 판독, 유지된다.
고장나거나 결점있는 메모리 셀의 수는 반도체 칩간에 다르고, 게다가 리던던시 회로내 모든 장소 또는 열이 로드되는 것은 드물므로, 판독 모드에서, 데이타 판독이 시작되는, 리던던시 판독 데이타 레지스터의 어떤 장소는 메모리 칩에 따라 다르다. 데이타 리던던시 판독 데이타 레지스터의 어떤 장소로부터 판독되는 가는 리던던시 판독 데이타 레지스터의 장소에 대응하는 리던던시 출력 회로의 디코더 내용에 좌우된다. 그러므로 메모리 칩간에 리던던시 제어회로에서 디코더의 내용을 변경하는 것이 필요하다. 상기 작업은 복잡하고 상기 디코더의 내용을 부정확하게 변경하는 결과로 되기 쉽다.
한편, 출력 회로가 시프트 레지스터로 구성되는 경우에, 리던던시 메모리 셀 어래이로부터의 데이타는 제 1 장소로부터 마지막 장소까지 리던던시 판독 시프트 레지스터에서 순차적으로 유지되고, 상술과 같이, 마지막 장소로부터 출력된다. 정규 판독 시프트 레지스터의 장소에서 데이타가 결점있는 메모리 셀에 대응하는 장소로 시프트를 판독 출력할 때, 리던던시 판독 시프트 레지스터는 데이타 판독 동작에 종속되도록 요구한다. 그러므로, 상기 데이타는 리던던시 판독 시프트 레지스터의 마지막 장소로 시프트되어야 한다. 그러나, 하나의 라인에서 고장난 메모리 셀이 장소할 수 없기 때문에, 상기 시프트 동작이 데이타의 출력의 시작에 앞서서 완성되도록 요구한다.
상기 경우에, 디코더의 내용을 변경하는 곤란한 작업이 생략되는 동안, 데이타의 판독 출력은 데이타 출력에 앞선 시프트 동작의 불가피한 삽입때문에 감소한다.
상기 설명이 하나 또는 그 이상의 고장난 메모리 셀이 하나의 라인에서만 발견되거나 고장난 메모리 셀의 같은 수가 각각의 다수의 라인에서 발견되는 경우에 적용될 수 있다.
고장난 메모리 셀 수가 다수의 라인간에서 변화하는 경우에, 출력 회로가 데이타 레지스터로 구성할 때, 출력제어 회로의 디코더 수는 증가하고 그 내용을 변경시키는 것이 요구되는 부가적으로 실수의 증가를 초래한다. 시프트 레지스터가 출력 회로에서 사용될 때, 상술된 판독 출력 동작의 감소뿐만아니라, 모든 라인에 대한 데이타의 출력을 시작하기 이전에 시프트되는 장소의 수를 변경시킬 수 있고, 그것은 시프트 신호 발생용 복잡한 회로를 구비하게 한다.
본 발명의 목적은 고장난 메모리 셀을 우회시키기 위해 단순한 방법에서 기능할 수 있는 리던던시 회로를 갖는 반도체 메모리 장치를 제공한다.
본 발명의 다른 목적은 데이타 판독-출력 동작 속도를 높이는 리던던시 회로를 갖는 반도체 장치를 제공한다.
본 발명의 또다른 목적은, 결점있는 메모리 셀이 행(rows)간에 다른 수를 갖는 정규 메모리 셀 어래이의 다수의 행에서 존재할 때 조차도, 고장난 메모리 셀을 우회시키기 위해 쉬운 방법으로 기능할 수 있는 리던던시 회로를 갖는 반도체 메모리를 제공한다.
본 발명에 따르는 반도체 메모리 장치는, 행 및 열에서 어래이된 다수의 메모리 셀을 포함하는 리던던시 메모리 셀 어래이와, 리던던시 메모리 셀 어래이의 열의 수와 동수인 다수의 시프트 스테이지를 갖고 순차적으로 데이타를 획득하고 시프트시키는 리던던시 기록 시프트 레지스터와, 상기 리던던시 기록 시프트 레지스터와 각 스테이지로부터 리던던시 메모리 셀 어래이의 대응하는 열까지 데이타를 시프트하는 기록 데이타 시프트 회로와, 거기에 공급된 병렬 데이타에서 획득하고 비트-시리얼(serial)방법으로 획득한 데이타를 출력하는 리던던시 데이타 입력 회로와, 리던던시 메모리 어래이로부터 리던던시 데이타 출력 회로까지 데이타를 시프트하는 판독 데이타 시프트회로와, 리던던시 기록 시프트 레지스터의 시프트 스테이지로부터의 각각의 데이타는 경로 스위칭 신호에 응답하여 리던던시 데이타 출력 회로의 대응하는 스테이지 또는 다른 스테이지에 시프트되도록 리던던시 메모리 셀 어래이 및 리던던시 데이타 출력 회로간에 또는 리던던시 기록 시프트 레지스터 및 리던던시 메모리셀 어래이간에 제공되어 데이타 시프트 경로를 제어하는 데이타 시프트 경로 제어 수단과, 경로 스위칭 신호를 발생하는 신호 발생기를 구비한다.
양호하게, 리던던시 데이타 출력 회로는 리던던시 메모리 셀 어래이의 열로부터 각 데이타를 병렬로 획득하고 데이타를 비트 시리얼 방법으로 시프트시키고 출력시키는 리던던시 판독 시프트 레지스터를 포함한다.
양호하게, 리던던시 데이타 출력 회로는 그 대응하는 장소에서 상기 판독 데이타 시프트 회로의 출력으로부터 각각의 데이타를 획득하고 유지하는 판독 데이타 레지스터와, 출력 버스와, 순차적으로 판독 데이타 레지스터의 스테이지에서 유지된 각각의 데이타를 출력 제어 신호의 제어하에서 출력 버스에 시프트시키는 출력 전달 회로와, 출력 제어 신호를 발생시키는 출력-제어 신호 발생 회로로 구성된다.
양호하게, 데이타 전달 스위칭 수단이 다수의 스위칭 소자를 포함하고, 그 각각의 j번째 입력 및 [j+(n-k)]번째 출력간에 제공되고, k번째 경로 스위칭 신호가 활성 레벨에 있을때, 터언 온되고, 거기에서 j는 각각의 하나의 단부로부터 순차적으로 데이타 전달 경로 스위칭 수단의 각각의 입력 및 출력에 1부터 N까지 할당된 정수이고, k는 1부터 N까지의 정수이고 kj이고, 리던던시 기록 시프트 레지스터로 입력된 데이타 피스(pieces)수가 k일때 경로-스위칭 신호 발생 회로는 경로 스위칭 신호중의 k번째 하나를 활성 레벨되게 하는 회로이다.
양호하게 경로-스위칭 신호 발생 회로는 경로-스위칭신호에 각각 대응하는 퓨즈 링크를 포함하고, 퓨즈링크로 부터 대응하는 하나를 끊어지게 함으로써 적합한 경로 스위칭신호를 활성 레벨로 되게하는 회로이다.
양호하게 데이타-전달 경로 스위칭 수단의 제 1 입력 및 제 1 출력은 도선을 통해 연결된다.
양호하게 리던던시 기록 전달 레지스터 및 리던던시 메모리 셀 어래이간에 또는 리던던시 메모리 셀 어래이 및 리던던시 데이타 출력 회로간에 데이타-전달 수단만이 제공되고, 경로-스위칭 신호 발생 회로는, 기록 데이타-전달 신호 또는 판독-데이타 전달 신호중의 하나가 동적인(alive)레벨에 있을 때만이, 활성레벨에 있는 경로 스위칭 신호를 발생하는 회로이다.
양호하게, 리던던시 메모리 셀 어래이의 메모리 셀을 선택하고, 데이타-전달 경로 스위칭 수단에 선택된 경로 스위칭 신호를 공급하는 워드 라인에 의해 경로-스위칭 신호 발생회로로부터 출력된 다수의 경로 스위칭 회로로부터 하나를 선택하는 경로-스위칭 신호 선택 회로가 상기 데이타-전달 경로 스위칭 수단 및 상기 경로-스위칭 신호 발생 회로간에 구비된다.
스위칭 신호에 의해 출력 데이타 전달 회로에 공급된 출력 제어 신호를 스위칭하기 위하여, 데이타 시프트 스위칭 회로 수단이 리던던시 데이타-출력 회로에서 출력-제어 신호 발생 회로 및 출력 데이타-전달 회로간에 구비될 수 있다.
상술된 구조는 입력 데이타 피쓰수로 세팅하는 스위칭 작업을 대응하는 퓨즈 링크를 그 수로 끊어지게 하는 매우 간단한 절차만으로 되게 하고, 그 결과로써 리던던시 데이타 출력 회로가 데이타 레지스터로 구성될때, 스위칭 작업을 포함하는 실수의 위험성이 최소화된다. 한편, 시프트 레지스터로 구성될 때, 판독 출력되는 데이타는 불필요한 판독 출력하기 전에 데이타 시프트 동작을 불가피하게 만들면서, 레지스터의 마지막 장소에서 유지되고 교대로 판독 출력은 가속된다.
이밖에도 고장난 메모리 셀이 다수의 라인에서 그들수와 다를 때, 고장난 메모리 셀이 발견되는, 워드 라인에 의해 다수의 경로-스위칭 신호부터 하나를 선택하거나 신호를 스위칭하는 하나의 회로를 더한 것을 제외하고는 아무것도 필요없고, 스위칭 회로를 단순화하는 결과가 얻어진다.
본 발명의 상기 및 다른 목적, 특징 및 장점을 첨부된 도면과 결합하여 얻어진 발명의 다음과 같은 상세한 설명을 참고하여 더욱 분명해질 것이다.
우선 제 1 도를 참고하여, 반도체 메모리 장치를 위한 리던던시 회로를 포함하는 본 발명의 제 1 실시예는 이하에서 설명될 것이다.
리던던시 기록 시프트 레지스터(1)는 데이타를 기억시키는 네개의 스테이지(11 내지 14)를 갖는다. 그때에 데이타가 고장난 메모리 셀에 대응하는 정규 기록 데이타 레지스터(도시안된)의 스테이지로 입력될 때, 데이타(DTI)는 레지스터(1)의 입력 단자에 공급된다. 클럭 신호(WCK)와 동기해서, 데이타(DTI)는 제 1 장소(11)에 획득되고 기억된다. 그때에 레지스터(1)는 이미 다른 데이타를 갖고, 상기 데이타는 다음 스테이지로 시프트된다. 스테이지(11 내지 14)에 기억된 각각의 데이타는 각각의 출력 노드(nodes)로부터 출력된다.
기록 데이타 시프트 회로(2)는 기록-데이타 시프트 신호(WDT)의 활성 레벨에 의해 터언 온(turn on)되는 트랜지스터(Q21 내지 Q24)를 포함한다. 리던던시 기록 시프트 레지스터(1)의 스테이지(11 내지 14)로 부터 각각의 데이타는 리던던시 메모리 셀 어래이(3)의 대응하는 메모리 셀 열(column)(31 내지 34)에 동시에(병렬로)시프트된다. 상기 리던던시 메모리 셀 어래이(3)는 메모리 셀의 n행(row)×4열 어래이(또는 매트릭스)로 구성된다. 각각의 메모리 셀 열(31 내지 34)은 전체적으로 n메모리 셀을 포함한다. "n"행은 리던던시 메모리 셀 어래이(3) 및 정규 메모리 셀 어래이(도시안된)에 공통인 각각의 워드 라인(WL1 내지 WLn)에 의해서 선택된다. 리던던시 메모리 셀 어래이(3)의 각각의 열(31 내지 34)은 전체적으로 행마다 "n"메모리 셀을 포함한다. 워드 라인(WL1 내지 WLn)중 하나에 의해 선택된 메모리 셀 열(31 내지 34)으로부터 선택된 각각의 메모리 셀은 리던던시 기록 시프트 레지스터(1)의 대응하는 출력으로부터의 데이타로써 기록되고 기억된다. 판독 모드에서, 워드 라인(WL1 내지 WLn)중 하나에 의해 선택된 메모리 셀 열(31 내지 34)의 메모리 셀에 기억된 각각의 데이타(전체적으로 4비트에 달하는)는 판독 출력된다. 상기 판독 데이타는 본 발명에 따라서 제공되고 후에 상세히 설명되는 데이타-전달 경로 스위칭 회로(200)로 입력된다.
데이타-전달 경로 스위칭 회로(200)로부터 출력된 4-비트 데이타는 판독 데이타 전달 회로(4)로 입력된다. 상기 회로(4)에서, 판독-데이타 전달 신호(RDT)가 활성적일때, 트랜지스터(Q41 내지 Q44)는 리던던시 데이타 출력회로의 판독-데이타 레지스터(5)의 대응하는 스테이지에 상기 입력된 데이타를 전달시키기 위해 터언 온된다. 리던던시 데이타 출력 회로는 판독 데이타 레지스터(5), 출력-데이타 전달 회로(6), 출력 버스(7), 및 출력-제어 신호 발생 회로(8)로 구성된다. 판독 데이타 레지스터(5)는 넷의 스테이지(51 내지 54)를 갖는다. 판독 데이타 전달 회로(4)의 트랜지스터(Q41 내지 Q44)로부터 각각의 데이타는 판독 데이타 레지스터(5)의 대응하는 스테이지(51 내지 54)에서 획득하고 유지된다. 출력-데이타 전달 회로(6)는 트랜지스터(Q61 내지 Q64)를 포함하고, 각각은 출력 제어 신호(OC1 내지 OC4)중 대응하는 하나가 활성적일때 터언 온된다. 그럼으로써 판독 데이타 레지스터(5)의 스테이지에서 유지된 각각의 데이타는 출력 제어 신호(OC1 내지 CO4)의 제어하에서 출력 버스(7)에 순차적으로 시프트되고, 출력 데이타(DTo)로써 인출된다. 출력-제어 신호 발생 회로(8)는 디코더(81 내지 84)로써 구성되고, 정상적인 메모리 셀 어래이(도시안된)에서 고장난 메모리 셀로부터 각각의 데이타 판독-출력 타이밍과 동기해서 발생하는 판독 클럭신호(RCK)의 타이밍하에서 순차적으로 활성화되는 제어 신호(OC1 내지 OC4)를 출력한다.
상기 실시예에서, 리던던시 메모리 셀 어래이(3) 및 판독 데이타 전달 회로(4)간에 제공된 데이타-전달 경로 스위칭 회로(200)는 스위칭 제어 신호(RC1 내지 RC4)에 응답하고 리던던시 메모리 셀 어래이(3)의 메모리 셀 열(31 내지 34)으로부터 데이타-전달 통로중 적합한 하나를 판독 데이타 전달 회로(4)의 대응하는 트랜지스터(Q41 내지 Q44)에 변하게 한다. 경로-스위칭-신호 발생 회로(100)는 스위칭 신호(RC1 내지 RC4)를 발생한다. 상기 회로(200)는 도시된 바와 같이 연결된 스위칭 트랜지스터(Q1 내지 Q10)를 포함한다. 현재, j가 각각의 하나의 단부(리던던시 메모리 셀 어래이(3)의 메모리 셀 열(31 내지 34) 및 데이타 전달 회로(4)의 트랜지스터(q41)에 대응하는)로부터 순차적으로 데이타-전달 경로 스위칭 회로(200)의 각 입력 및 출력에 1부터 N까지 할당된 정수이고, k는 1부터 N까지의 정수이고 RCK로 지정된 경로 스위칭 신호에 할당된 kj이라고 가정한다. 그러면 스위치 소자로 명명된 트랜지스터(Q1 내지 Q10)는 j번째(j=1,2,3 및 4)입력 및 [j+(4-k)]번째 [k=1, 2, 3 및 4]간에 연결되고, 경로 스위칭 신호(k)가 활성 레벨일 때, 터언 온 된다. 각기, 경로 스위칭 신호(RC4)(k=4)에 의해 터언 온 또는 오프되는 트랜지스터(Q7)는 입력 J(=1) 및 출력 j(=1)간에 연결되고, 경로 스위칭 신호(RC3)(k=3)에 의해 터언 온 또는 오프되는 트랜지스터(Q4)는 입력 J(=1) 및 출력 j(=2)간에 연결되고, 경로 스위칭 신호 RC2(k=2)에 의해 터언 온 또는 오프되는 트랜지스터(Q2)는 입력 J(=1) 및 출력 j(=3)간에 연결되고, 경로 스위칭 신호(RC1)(k=1)에 의해 터언 온 또는 오프되는 트랜지터(Q1)는 입력 J(=1) 및 출력 j(=4)간에 각각 연결된다. 이밖에도 경로 스위칭 신호(RC4)(k=4)에 의해 터언 온 또는 오프되는 트랜지스터(Q8)는 입력 J(=2) 및 출력 j(-2)간에 연결되고, 경로 스위칭 신호(RC3)(k=3)에 의해 터언 온 또는 오프되는 트랜지스터(Q5)는 입력 J(=2) 및 출력 j(=3)간에 연결되고, 경로 스위칭 신호(RC2)(k=2)에 의해 터언 온 또는 오프되는 트랜지스터(Q3)는 입력 J(-2) 및 출력 j(=4)간에 연결되고, 경로 스위칭신호(RC4)(k=4)에 의해 터언 온 또는 오프되는 트랜지스터(Q9)는 입력 J(=3) 및 출력 j(=3)간에 연결되고, 경로 스위칭신호(RC3)(k=3)에 의해 터언 온 또는 오프되는 트랜지스터(Q6)는 입력 J(=3) 및 출력 j(=4)간에 각기 연결된다. 경로 스위칭 신호(RC4)(k=4)에 의해 터언 온 또는 오프되는 트랜지스터(Q10)는 입력 J(=4) 및 출력 j(=4)간에 연결된다. 입력 j=3, J=4 및 출력 J＜3, J＜4간에 연결된 트랜지스터는 없다.
경로-스위칭 신호 발생 회로(100)는 공통 공급 전압(Vcc)에 연결된 하나의 단부와 퓨즈 링크(F1 내지 F4)를 통해 접지된 나머지 단부를 각기 갖는 저항기(R1 내지 R4)로써 구성되고, 그럼으로써 각각의 연결부로부터 경로-스위칭신호(RC1 내지 RC4)를 발생시키기 위해 구성된다.
상술된 리던던시 회로의 동작은 반도체 메모리 장치에서의 정규 메모리 셀 어래이(도시안된)에서 하나이 워드라인(행)에 2개의 고장난 메모리 셀(도시안된)이 존재한다고 가정하면서 설명될 것이다.
기록 모드에서, 기록 시스트 래지스터 어래이의 제 1 의 고장난 메모리 셀에 정규 기록 시프트 레지스터(도시안된)의 대응하는 장소로의 데이타-입력의 타이밍에서,기록 클럭신호(WCK)에서, 제 1 기록 데이타(DTI(DTI-1))는 리던던시 기록 시프트 래지스터로 입력되고, 그것의 제1-장소(11)에서 획득하고 유지된다.
기록 시프트 레지스터 어래이의 제 2 고장난 메모리 셀에 정규 기록 시프트 레지스터의 대응하는 장소로의 데이타-입력의 타이밍에서, 기록 클록 신호(WCK)에서, 제 2 기록 데이타(DTI)(DTI-2)는 리던던시 기록 시프트 레지스터로 입력되고, 그것의 제 1 장소(11)에서 획득되고 유지된다. 동시에, 제 1 데이타(DTI-1)는 제 2 장소(12)에 시프트된다.
모든 하나의 라인 데이타가 정상적인 기록 시프트 레지스터에서 일단 유지될때, 기록-데이타 전달 신호(WDT)는 활성화된다. 교대로, 리던던시 기록 시프트 레지스터(1)의 장소(11, 12)의 데이타(DTI-2 및 DTI-1)는 워드 라인(WL1 내지 WLn)중의 하나에 의해 선택된 메모리 셀 열(31, 32)에서의 메모리 셀에 전달되고, 기억된다.
판독 모드에서, 예를 들어, 상술한 데이타(DTI-1 및 DTI-2)가 판독 출력된다고 가정할때, 기록 동작과 같은 동일한 워드 라인에 의해 선택 메모리 셀 열(31, 32)의 메모리 셀에서 기억된 데이타(DTI-1 및 DTI-2)가 판독 출력된다.
상기 실시예와 같이, 제조된 메모리 장치가 정규 메모리 셀 어래이에서의 하나의 행에서 2개의 고장난 메모리 셀을 갖기 위해 검사되었을때, 메모리 장치에서 퓨즈 링크(F2)는 공지된 외부 절차에 의해 끊어지게(blow)된다. 그런후 트랜지스터(Q2, Q3)는 경로 스위칭 신호(RC2)에 의해 터언 온되고, 결과적으로 리던던시 메모리 셀 어래이(3)에서 메모리 셀 열(32)의 데이타는 판독 데이타 레지스터(5)의 마지막-장소(54)에 시프트되고 메모리 셀 열(31)의 데이타는 장소(53)에 시프트된다.
더우기 정규 메모리 어래이에서의 하나의 행에서 하나의 고장난 메모리 셀이 발견될 때, 경로-스위칭 신호 발생 회로(100)에서 퓨즈 링크(F1)는 끊어지게 된다. 그런후 경로 스위칭 신호(RC1)는 트랜지스터(Q1)를 교대로 터언 온시키는 전압 레벨(Vcc)을 공급하게 되고, 결과적으로 리던던시 메모리 셀 어래이(3)에서 메모리 셀 열(31)의 데이타는 판독 데이타 전달 회로(4)의 트랜지스터( Q44)를 통해 판독 데이타 레지스터(5)의 마지막 장소(54)에 시프트된다. 다른 경로 스위칭 신호(RC2 내지 RC4)는 각각의 퓨즈 링크(F2 내지 F4)를 통해 접지 전위 레벨에서 접지되고 그럼으로써 트랜지스터(Q2 내지 Q10)는 오프로 된다.
비슷하게, 하나의 행에서 셋의 고장난 메모리 셀이 존재할 때, 퓨즈 링크(F3)는끊어지게 되고, 그 결과로써 메모리 셀 열(33)의 데이타는 판독 데이타 레지스터(5)의 장소(54)에 시프트되고, 메모리 셀 열(32)의 데이타는 장소(53)에 시프트되고, 메모리 셀 열(31)의 데이타는 장소(52)에 전달된다. 비슷하게, 넷의 고장난 메모리 셀이 발견될때, 퓨즈 링크(F4)는 끊어지게되고, 상기 결과로써 메모리 셀 열(34)의 데이타는 판독 데이타 레지스터(5)의 장소(54)에 전달되고, 메모리 셀 열(33)의 데이타는 장소(53)에, 메모리 셀 열(32)의 데이타는 장소(52)에, 메모리 셀 열(31)의 데이타는 장소(51)에 전달된다.
환언하면, 제 1 의-판독 데이타는 판독 데이타-레지스터(5)의 마지막 장소(54)에 전달되어 기억되고, 연속하는 판독-데이타는 앞선 장소 등의 기억된다. 출력-제어신호 발생 회로(8)에서 디코더(84, 83, 82 및 81)는 세트되어 출력 제어 신호(OC4, OC3, OC2 및 OC1)가 항상 순차적으로 활성되도록 한다. 그것은 고장난 메모리 셀의 수에 따라 디코더(81 내지 84)의 내용을 변경시키는 성가신(troublesome)작업의 생략을 가능하게 하고, 대신에 고장난 메모리 셀의 수에 대응하는 서수(ordinal)의 퓨즈 링크를 끊어지게 하는 매우 간단한 절차만이 필요하고, 결과적으로 최소화된 실수의 위험성은 고장난 메모리 셀 수에 따라 수행되야 하는 스위칭 작업에 포함한다.
상술한 같이, 출력-제어 신호 발생 회로(8)에서, 정규 메모리 셀 어래이의 제 1 의 고장난 메모리 셀의 데이타인 데이타(DTI-1)를 판독 출력하는 타이밍에서, 활성 레벨의 출력 제어 신호(OC4)는 판독 클럭 신호(RCK)상에서, 디코더(84)로부터 발생된다. 상기 신호는 출력 데이타 전달 회로(6)의 트랜지스터(Q64)를 터언 온하고, 결과적으로 판독 데이타 레지스터(5)의 장소(54)에서 유지되는 데이타(DTI-1)는 출력 버스(7)에 전달되고 출력 데이타(DTO)로써 출력된다.
데이타(DTI-2)가 판독 출력되는 타이밍에서, 비슷하게 활성 레벨의 출력 제어 신호(OC3)가 디코더(83)로부터 출력되고, 차례로 트랜지스터(Q63)가 터언 온된다. 다음에 판독 데이타 래지스터(5)의 장소(53)에 지지된 데이타(DTI-2)가 출력 버스(7)에 전달된다.
제2도는 리던던시 회로를 포함하는 본 발명의 제 2 실시예를 도시하는 회로도이다. 이 실시예는 데이타-전달 경로 스위칭 회로(200a)가 j=1의 입력과 j=1의 출력간에 직접 접속하는 도선을 도비하고 있다는 면에서 제 1 실시예와 다르며, 그럼으로써 트랜지스터(Q7)가 불필요하게 된다.
본 실시예에서, 리던던시 메모리 셀 어래이(3)의 메모리 셀 열(31)의 데이타는 판독 데이타 레지스터(5)의 장소(51)로 항상 전달된다. 하나의 메모리 셀이 결점이 있을때, 메모리 셀 열(31)의 데이타는 판독 데이타 레지스터(5)의 장소(54, 51)에 전달되어 유지된다. 그러나, 데이타 중 하나의 피쓰만이 판독 클럭 신호(RCK)에 의해서 판독될 수 있기 때문에, 장소(54)에 유지된 데이타만이 판독되며, 장소(51)에 유지된 데이타는 판독되지 않는다. 비슷하게, 2개의 메모리 셀이 결점이 있을때, 장소(54, 53)에유지된 각각의 데이타만이 판독된다. 3개의 메모리 셀이 결점이 있을때, 장소(54, 53, 52)에 유지된 각각의 데이타만이 판독된다. 마지막 2가지 경우에, 장소(51)에 유지된 데이타는 판독되지 않는다. 이 밖에, 4개의 메모리 셀이 결점이 있을때, 메모리 셀 열(31, 32, 33, 34)이 각각의 데이타는 대응하는 장소(51, 52, 53, 54)에 시프트되며, 이들 4개의 데이타는 장소(54)로부터 장소(51)로의 순서로 출력된다.
상기 방법에서, 제 2 실시예는 연결된 도선에 의해 데이타-시프트 경로 스위칭 회로(200a)의 "j=1"입력과 "j=1"출력의 직접 접속으로 인해, 3개의 메모리 셀이 결점이 있을때, 여분 데이타가 판독 데이타 레지스터의 장소(51)에 전달되어 유지된다는 면을 제외하고는 제1실시예와 동작과 동일하다. 제 1 실시예보다 트랜지스터 수가 하나 적게 필요로한다는 점에서 효과적이며, 유익하다.
제 3 도는 리던던시 회로를 포함하는 본 발명의 제 3 실시예를 도시하는 회로도이다.
이 실시예는 경로-스위칭 신호 발생 회로(100a)의 레지스터(R1-R4)의 각각의 하나의 단부에, 공급 전압 VCC대신에 판독 데이타-전달 신호 RDT가 인가되어 경로 스위칭 신호 RC1-RC4가 활성 레벨로 진행하는 타이밍을 제어하게 된다는 면에서 제 1 도에 도시된 제 1 실시예와 구별된다. 그러므로, 데이타-전달 경로 스위칭 회로(200)는 판독 데이타 전달 회로(5)의 기능을 부가적으로 갖고 있으며, 필연의 효과로써 판독 데이타 전달 회로(제 1 도의 4)가 생략될 수 있다.
예를 들어, 하나의 메모리 셀이 결점이 있을때, 퓨즈 링크(F1)가 끊어진다. 이점에서, 제 1 실시예에서 경로 스위칭 신호(RC1)는 공급 전압 VCC레벨로 항상 진행하며, 그러므로 트랜지스터 Q1은 항상 "온"상태에 있다. 판독-데이타 전달 신호(RDT)가 일단 활성화되면, 메모리 셀 열(31)의 데이타는 트랜지스터(Q1, Q44)를 통해 판독 데이타 래지스터(5)의 장소(54)로 전달된다. 한편, 제 3 실시예에서, 판독-데이타 전달 신호(RDT)가 일단 활성화되면, 경로 스위칭 신호(RC1)는 활성 레벨(공급 전압 VCC레벨)로 진행하고, 교대로 트랜지스터(Q1)이 터언 온되며, 결과적으로, 메모리 셀 열(31)의 데이타가 트랜지스터(Q1)을 통해 판독 데이타 래지스터(5)의 장소(54)로 시프트된다.
제 3 실시예는 제 1 실시예와 동일한 효과를 갖고 있으면서 트랜지스터 수가 4개가 작다는 장점을 갖게 한다.
제 4 도는 리던던시 회로를 포함하는 본 발명의 제 4 실시예를 도시하는 회로도이다.
본 실시예에서는, 데이타-전달 경로 스위칭 회로(200)가 리던던시 기록 시프트 레지스터(1)와 리던던시 메모리 셀 어래이(3)사이에 구비된다. 기본 동작 및 효과는 제 1 실시예와 동일하며, 그러므로 상세한 설명은 생략한다.
본 실시예에서, 제 2 실시예에서와 같이, 연결된 도선에 의해 데이타-전달 경로 스위칭 회로(200)의 j=1입력과 j=1출력을 직접 접속시키는 것이 가능할뿐만 아니라, 제 3 실시예와 같이, 기록 데이타 전달 회로(2)의 기능을 갖는 데이타-전달 경로 스위칭 회로(200)를 제공하는 것도 가능하다.
제 5 도는 리던던시 회로를 포함하는 본 발명의 제 5 실시예를 도시하는 회로도이다.
본 실시예의 리던던시 회로에서, 출력 회로가 판독 시프트 레지스터(9)로 이루어져 있다. 이점을 제외하고, 그 구성은 제 1 도에 도시된 바와 동일하며, 그러므로 다음의 설명은 출력 회로에 초점이 맞추어진다.
리던던시 판독 시프트 레지스터(9)는 4개 장소(91-94)를 갖고 있다. 판독-데이타 전달 회로(RDT)가 일단 활성 레벨로 가면, 이던던시 메모리 셀 어래이(3)의 셀 열(31-35)의 각 데이타는 판독 데이타 전달회로(200)의 제어하에서 데이타-경로 스위칭 회로(200)를 통해 대응하는 레지스터(91-94)에 전달되어, 획득 및 유지된다. 판독 클럭 신호(RCK)가 활성화 될때마다, 각각의 장소(91-94)에서 유지된 데이타는 다음 장소로 시프트되며, 그 출력 단자에서 비트-시리얼 방식으로 출력 데이타 DTO로서 최종 장소(94)를 출력한다.
제 5 실시예에서, 비슷하게, 처음에 출력되는 데이타는 리던던시 판독 시프트 트랜지스터(9)의 마지막 장소(94)에 전달되고 유지된다. 순차적인 처리가 수행되어, 입력 데이타 수에 따라, 상기 데이타는 출력되는 순서대로 장소(93, 92, 91)에 전달되고 유지된다.
정규 메모리 셀 어래이로부터 데이타 출력을 시작한 후, 고장난 메모리 셀에 대응하는 데이타를 출력하는 타이밍에서 판독 클럭 신호(RCK)는 활성화되고, 그것에 응답해서 리던던시 판독 시프트 레지스터(9)의 마지막 장소(94)에서 유지된 데이타는 출력된다. 그것과 동시에, 각 장소(93, 92, 91)에서 유지된 각 데이타는 다음 장소로 시프트되고, 결과적으로 교대로 두번째 출력되는 데이타는 마지막 장소(94)에서 유지된다. 그러므로 데이타(DTO)는 최종 레지스터 셀(94)로부터 비트-시리얼 방식으로 출력된다.
제 5 실시예에서, 데이타의 입력/출력을 개선하기 전에, 경로-스위칭 신호 발생 회로(100)에서 알맞게 선택된 퓨즈 링크는 끊어지고, 그럼으로써 리던던시 메모리 어래이(3)로부터 리던던시 판독 시프트 레지스터(9)로의 데이타-전달 경로는 데이타-전달 경로 스위칭 회로(200)에 의해 결정된다. 이들 결정된 경로를 통해, 데이타가 판독 시프트 레지스터(9)에 전달되어, 최종 장소(94)에서 먼저 출력된 데이타로서 출력되는 순서대로 그리고 입력 데이타의 수에 따라 순차적으로 그것의 장소(94, 93, 92, 91)에 유지된다.
비슷하게, 정규 메모리 셀 어래이의 하나의 행에서 고장난 메모리 셀의 수인 리던던시 회로에 입력되는 데이타의 수가 각 레지스터 등의 장소의 수보다 작을때, 비록 종래 기술에서는 필요로 되지만, 리던던시 판독 시프트 레지스터(9)에 입력되는 데이타가 외부로 출력되기 전에 최종 장소(94)로 시프트되어야 하는 처리가 필요없어지며, 그 결과, 외부로 데이타-판독 속도를 가속시킬 수 있다.
제 5 실시예는 리던던시 판독 시프트 레지스터(9)로 이루어진 리던던시 데이타 출력 회로이다. 상기 실시예가 제 2 도 및 제 3 도의 구성뿐 아니라, 데이타-전달 경로 스위칭 회로(200 또는 200a)가 리던던시 기록 시프트 레지스터(1)와 리던던시 메모리 셀 어래이(3)사이에 구비되어 있는 제 4 도의 구성의 응용에 의해서 변형될 수 있다는 것은 당연한 일이다.
이제, 리던던시 회로를 포함하는 본 발명의 제 6 실시예가 설명되게 된다.
제 6 도를 참조하면, 상기 리던던시 회로는 제 1 도에 도시된 리던던시 회로의 출력 데이타 전달 회로 및 출력 제어 신호 발생 회로(8)간에 구비되며, 스위칭의(경로 스위칭 신호(RC1 내지 RC4)에 의한) 데이타 전달 회로(6)의 출력 트랜지스터(Q61 내지 Q64)에 출력 제어 신호 발생 회로(8)로부터의 출력 제어 신호(OC1 내지 OC4)를 공급하는 출력 제어 신호 경로 스위칭 회로(400)와, 경로 스위칭 신호(RC1 내지 RC4)를 발생하는 경로 스위칭 신호 발생 회로(300)를 갖는다. 따라서, 직접 접속되는 리던던시 메모리 셀 어래이(3)와 판독 데이타 전달 회로(4)사이에는 데이타-전달 경로 스위칭 회로가 제공되지 않는다.
출력 제어 신호 회로(400)는 입력 및 출력을 서로 대치한 것을 제외하고는 제 1 실시예에서 데이타-전달 경로 회로(200)와 모두 동일하다. 경로-스위칭 신호 발생 회로(300)는 경로 스위칭 신호 발생 회로(100)와 역시 모두 동일하다.
출력 제어 신호 발생 회로(8)에서, 디코더(84, 83, 82, 81)는 고정된 내용을 가지고 있어 출력 제어 신호(OC4, OC3, OC2, OC1)가 전술한 순서로 활성 레벨로 되도록 한다. 정규 메모리 셀 어래이의 하나의 행에서 고장난 메모리 셀의 수에 따라 선택된 퓨즈 링크를 끊어지게 함으로써 출력 제어 신호(OC1-OC4)의 각 경로를 지정하는 절차는 제 1 실시예와 동일하다.
제 1 실시예는 기록 시프트 레지스터(1)로부터 리던던시 데이타 출력 회로까지의 스위칭 데이타-전달 경로가 스위칭될 수 있도록 구성되어 있다. 한편 상기 실시예에서, 데이타-전달 경로가 종래 기술에서의 그것과 비교하여 변화되지 않는다. 판독 데이타 레지스터(5)등으로 이루어진 리던던시 데이타-출력회로로써, 출력 제어 신호(OC1-OC4)의 경로는 스위치되어 먼저 터언 온될 출력 데이타 전달 회로(6)의 트랜지스터에 공급되는 출력 제어 신호는 OC4로 된다.
이 경우에, 출력 제어 신호 발생 회로(8)에서 각 디코더(81-84)의 내용은 고정되며, 출력 제어 신호(OC1-OC4)의 경로는 선택된 퓨즈 링크를 끊는 매우 간단한 동작으로 스위치되며, 그래서 스위칭 동작에서의 실수할 위험을 최소화할 수 있다.
제 1 도 내지 제 6 도에 도시된 실시예들은 정규 메모리 셀 어래이의 한 행에서만 고장난 메모리 셀만이 발견되었을 때와, 동일한 수의 고장난 메모리 셀이 다수의 행에서 발견되었을때에는 그대로 적용될 수 있다. 그러나 고장난 메모리 셀의 수가 행간에 변화될 때, 이들 실시예를 그대로 적용하기는 어렵다. 종래 기술에서, 상기 경우에 대한 스위칭 회로가 너무 복잡하게 되어 있다. 이 문제를 해결하기 위해 제 7 도 및 제 8 도에 각각 도시된 제7 및 제 8 실시예가 개발되었다.
제 7 도를 참조하면, 본 발명의 제 7 실시예로서의 리던던시 회로에서, 워드라인(WL1-WLn)이 선택 레벨에 있을때, 경로 스위칭 신호(RC1-RC4)중 하나를 데이타-전달 경로 스위칭 회로(200)에 공급하고 선택하는 경로-스위칭 신호 선택 회로(500)가 경로-스위칭 신호 발생 회로(100)와 데이타-전달 경로 스위칭 회로(200)사이에 구비된다.
경로-스위칭 신호 선택 회로(500)는 데이타-전달 경로 스위칭 회로(200)에서 각 지저정 트랜지스터 및 트랜지스터에 전송되는 각각의 경로 스위칭 신호(RC1 내지 RC4)를 선택하기 위한 프로그램가능한 스위치 소자를 갖추고 있다. 각 스위치 소자의 터언 온 또는 터언 오프는 관련된 워드 라인(WL1-WLn)의 레벨에 의해 각각 제어된다.
하나의 고장난 메모리 셀이 워드 라인(WLj)에 대응하는 행에서 발견되고 3개의 고장난 메모리 셀이 다른 워드 라인(WLK)에 대응하는 행에서 발견되면, 워드 라인(WLj)의 활성 레벨이 트랜지스터(Q1)로 전송되는 경로 스위칭 신호(RC1)를 선택하기 위한 스위치 소자에서 터언 온시키고, 워드 라인(WLK)의 활성 레벨은 트랜지스터(Q4 내지 Q6)에 전송되는 경로 스위칭 신호(RC3)를 선택하기 위한 스위치 소자를 터언 온시키도록 프로그램이 기록된다.
제 8 도를 참조하면, 본 발명의 제 8 실시예로서의 리던던시 회로에서, 경로 스위칭 신호 선택 회로(500)이 구비되어 워드 라인(WL1 내지 WLn)의 레벨에 따라 경로 스위칭신호(RC1 내지 RC4)로부터 한 신호를 선택하고, 그 신호를 제 6 도의 리던던시 회로에서 경로-스위칭 신호 발생 회로(300)와 출력 제어 경로 스위칭 회로(400)간의 출력 제어 신호 스위칭 회로(400)에 인가한다. 이 경로 제어 신호 선택회로(500)가 제공되어 있다. 이 경로 제어 신호 선택 회로(500)는 제 7 도에 도시된 것과 동일하다.
전술한 바와 같이, 단순한 디자인으로된 경로-스위칭신호 선택 회로(500)가 경로 스위칭 신호 선택 회로(500)가 경로 스위칭 신호 발생 회로(100)와 데이타-전달 경로 스위칭 회로(200)간에 그리고 경로-스위칭 신호 발생 회로(300)와 출력 제어 신호 스위칭 회로(400)간에 각각 구비되어 있는 구성은 고장난 메모리 셀의 수가 행으로써 변화하는 경우에도 용이하게 적용될 수 있도록 한다.
전술한 실시에들어서, 경로-스위칭 신호 발생 회로(100 또는 300)는 저항(R1-R4)과 퓨즈 링크(F1-F4)로 이루어져 있으며, 데이타-전달 경로 스위칭 회로(200, 200a)나 출력제어 신호 경로 스위칭 회로(400)가 활성 레벨에 있을때, 트랜지스터(Q1 내지 Q10)중 적당한 트랜지스터를 터언 온시키도록 구성되어 있다. 이들 회로 디자인은 제한적인 것이 아니며, 경로 스위칭 신호(RC1-RC4)를 발생하는 경우에만 사용될 수도 있다.
본 발명이 특정한 실시예를 참조하여 설명되었지만, 이 설명은 제한적 의미로 해석되는 것을 의미하는 것은 아니다. 본 발명의 설명을 참조할 때 이 기술에 숙련된 사람에게는 공개된 실시예의 다수의 변경뿐 아니라 다른 실시예의 변형이 명백하게 된다. 그러므로 첨부된 청구범위가 본 발명의 범위내에 속한 어떠한 변형 또는 실시에도 커버되게 되는 것으로 고려한 것이다.

Claims (14)

  1. 반도체 메모리 장치에 있어서, 다수의 데이타 기억 및 시프트 스테이지를 포함하는 리던던시 기록 시프트 레지스터와 ; 기록-데이타 전달 신호에 응답하여 상기 리던던시 기록 시프트 레지스터에 기억된 데이타를 병렬로 전달하기 위한 기록 데이타 전달 회로와 ; 다수의 메모리 셀을 포함하며 데이타 기록 모드에서 상기 기록 데이타 전달 회로에 의해 전달되는 데이타를 병렬로 기억시키고 데이타 판독 모드에서 기억된 데이타를 병렬로 판독하기 위한 리던던시 메모리 셀 어래이와 ; 판독-데이타 전달 신호에 응답하여 상기 리던던시 메모리 셀 어래이의 판독된 데이타를 전달하기 위한 판독 데이타 전달 회로와 ; 다수의 스테이지를 포함하며 상기 판독 데이타 전달 회로로부터 데이타를 병렬로 획득하고 비트-시리얼 방식으로 상기 획득된 데이타를 출력시키기 위한 리던던시 데이타 출력회로와 ; 스위칭 데이타에 응답하여 상기 리던던시 기록 시프트 레지스터로부터 상기 리던던시 데이타 출력 회로가지의 데이타 전달을 제어하는데, 상기 데이타는 리던던시 기록 시프트 레지스터의 각 스테이지로부터 상기 리던던시 데이타 출력 회로의 대응하는 스테이지 또는 다른 스테이지에 전달되는 데이타 전달 경로 제어 수단과 ; 상기 스위칭 데이타를 발생하는 신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 데이타-전달 경로 제어 수단이 상기 리던던시 기록 스프트 레지스터와 상기 리던던시 메모리 셀 어래이간에 구비되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 데이타-전달 경로 제어 수단이 상기 리던던시 셀 어래이와 상기 리던던시 데이타 출력 회로사이에 구비되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 리던던시 데이타 출력 회로가, 다수의 데이타 기록 스테이지를 가지며 상기 판독 데이타 전달 회로의 출력을 획득 및 유지하기 위한 판독 데이타 레지스터와, 출력 버스와, 상기 판독 데이타 레지스터의 장소에 유지된 각각의 데이타를 순차적으로 출력 제어 신호의 제어하에 상기 출력 버스에 전달하기 위한 출력 전달 회로와, 상기 출력 제어 신호를 발생하기 위한 출력 제어 신호 발생 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 리던던시 데이타 출력 회로가 상기 판독 데이타 전달 회로의 출력을 획득하고 시프트시키기 위한 리던던시 판독 시프트 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 데이타-전달 제어 수단은 다수의 스위치 소자를 포함하고 있으며, 각각의 스위칭 소자는 j번째 입력과 [j+(N-k)]번째 출력사이에 제공되어 활성 레벨에 있는 상기 스위칭 데이타중 k번째 데이타에 응답하여 터언 온되며, 여기서j는 그 한쪽 단부로부터 상기 데이타 전달 경로 제어수단의 입력 및 출력에 순차적으로 각각 할당되는 1부터 N으로 증가하는 정수이며, k는 1에서 N으로 증가하는 정수이고 kj이며, 상기 리던던시 기록 시프트 레지스터로 입력되는 데이타 수가 k가 될때 상기 신호 발생 회로는 상기 스위칭 데이타중 k번째 데이타를 활성화되게 하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 각각의 상기 스위칭 소자는 트랜지스터로 구성되어 있고 상기 스위칭 신호 발생 회로는 다수의 저항기와 퓨즈 링크를 포함하고 있으며, 상기 저항기는 제 1 전위점에 접속된 한 단부를 갖는 있고 상기 퓨즈 링크는 상기 저항기의 나머지 단부에 접속된 한 단부와 제 2 전위점에 접속된 나머지 단부를 갖고 있으며, 상기 스위칭 데이타는 상기 저항기와 상기 퓨즈 링크의 각 노드로부터 인출되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 6 항에 있어서, 상기 데이타-전달 경로 제어 수단의 제 1 입력과 제 1 출력이 도선을 통해 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서, 상기 데이타 전달 제어 수단과 상기 기록 데이타 전달 회로 각각은 다수의 스위치 소자를 포함하고 있으며, 각각의 스위치 소자는 상기 리던던시 기록 시프트 레지스터의 j번째 출력과 상기 리던던시 메모리 셀 어래이의 [j+(N-k)]번째 메모리 셀 열 입력사이에 제공되며 활성 레벨에 있는 상기 스위치 데이타중 k번째 데이타에 응답하여 터언 온되며, 여기서 j는 한 단부로부터 순차적으로 상기 리던던시 기록 시프트 레지스터의 출력에 각각 할당되고 또한 한 단부로부터 순차적으로 상기 리던던시 메모리 셀 어래이에서 상기 메모리 셀 열의 각 입력에 각각 할당되는 1에서 N으로 증가되는 어떤 정수이며, k는 1에서 N으로 증가되는 어떤 정수이고 kj이며, 상기 신호 발생 회로는 N개의 결합(couples)으로써 구비된 회로이며, 각각의 결합은 저항기와 퓨즈 링크를 구비하며, 상기 저항기는 상기 기록 데이타 전달 신호로 하여금 하나의 단부에서 입력되도록 하며 상기 퓨즈 링크는 상기 저항기의 나머지 단부에 접속된 하나의 단부와 제 2 전위점에 접속된 나머지 단부를 가지며 상기 저항기 퓨즈 링크 결합의 각 접합부로부터 각 스위칭 데이타를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 3 항에 있어서, 각각의 상기 데이타 전달 스위칭 수단과 상기 판독 데이타 전달 회로는 다수의 스위치 소자를 포함하고 있으며, 각각의 스위칭 소자는 상기 리던던시 메모리 셀 어래이의 j번째 메모리 셀 열의 출력과 상기 판독 데이타 전달 회로의 [j+(N-k)]번째 입력사이에 구비되며, 상기 경로 스위칭 신호중 k번째 신호가 활성 레벨에 있을때, 터언 온 되도록 되어 있으며, 여기서 j는 한 단부로부터 순차적으로 상기 리던던시 메모리 셀 어래이의 상기 리던던시 메모리 셀열의 각 출력과, 그 한 단부로부터 순차적으로 상기 리던던시 데이타 출력 회로에 각각 할당되는 1에서 N으로 증가되는 어떤 정수이며, k는 1에서 N으로 증가되는 어떤 정수로서 kj이고, 상기 경로-스위칭신호 발생 회로는 N개의 결합으로써 구비된 회로이며 각각의 결합은 저항기와 퓨즈 링크를 구비하며, 상기 저항기는 상기 판독-데이타 전달 신호로 하여금 하나의 단부에 입력되도록 하며, 상기 퓨즈 링크는 상기 저항기의 나머지 단부에 접속된 하나의 단부와 제 2 전위점에 접속된 나머지 단부를 가지며 상기 저항기-퓨즈 링크 결합의 각 접합부로부터 각 경로 스위칭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 메모리 장치에 있어서, 다수의 데이타-기억 장소를 구비하며, 입력 단자에서 데이타를 순차적으로 획득하고, 동시에 각 장소(데이타가 유지되면)의 데이타를 다음 장소로 시프트시키며, 그렇게 로드된(loaded)데이타를 상기 장소의 각 출력으로부터 출력하는 리던던시 기록 시프트 레지스터와, 기록-데이타 전달 신호의 타이밍하에 상기 리던던시 기록 시프트 레지스터의 장소의 각 데이타를 각 출력에 병렬로 전달하기위한 기록 데이타 전달 회로와, 상기 리던던시 시프트 레지스터의 장소에 각각 대응하는 다수의 메모리 셀 열을 포함하고 있으며, 상기 기록 데이타 전달 회로의 대응하는 출력으로부터의 각 데이타를 상기 메모리 셀 열로부터의 각각의 선택된 메모리 셀에 병렬로 기록 및 기억시키고, 상기 메모리 셀 열로부터의 상기 각각의 선택된 메모리 셀에 기억된 각각의 데이타를 병렬로 판독하기 위한 리던던시 메모리 셀 어래이와, 판독-데이타 전달 신호의 타이밍하에 상기 리던던시 메모리 셀 어래이내의 상기 메모리 셀 열로부터 판독된 각각의 데이타를 병렬로 그 출력에 전달하기 위한 판독 데이타 전달회로와, 상기 리던던시 메모리 셀 어래이내의 상기 메모리 셀 열에 각각 대응하는 데이타-기억 장소를 포함하고 있으며, 상기 판독 데이타 전달 회로의 출력으로부터의 각각의 데이타를 상기 장소에서 획득 및 유지하기 위한 판독 데이타 레지스터와, 출력버스와, 출력 제어 신호의 제어하에 상기 판독 데이타 레지스터의 장소에 유지된 각 데이타를 순차적으로 상기 출력 버스에 전달하기 위한 출력 전달 회로와, 다수의 데이타 전달 소자를 포함하고 있으며, 상기 상기 출력 제어 신호를 발생하기 위한 출력-제어 신호 발생회로와, 제어 신호가 상기 출력- 데이타 전달 회로의 데이타 전달 소자로 보내지도록 상기 출력 제어 신호 발생 회로로부터의 출력 제어 신호의 각 경로를 스위칭 신호에 의해 스위칭 하기 위한 출력-제어-경로 스위칭 회로와, 상기 스위칭 신호를 발생하기 위한 스위칭-신호 발생 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 출력-제어-신호 경로 스위칭 회로는 스위치 소자를 갖는 회로이며, 각 스위치 소자는 j번째 입력과 [j+(N-k)]번째 출력사이에 각각 구비되어, k번째 경로 스위칭 신호가 활성 레벨에 있을때, 터언 온 되게 되고, 여기서 j는 한 단부로부터 상기 출력-제어-신호 경로 스위칭 회로의 각 출력-제어-신호 입력 및 출력-제어-신호 출력에 순차적으로 각각 할당되는 1에서 N으로 증가되는 정수이며, k는 1에서 N으로 증가되는 정수로서 kj이며, 상기 스위칭-신호 발생 회로는 저항기와 퓨즈 링크로 각기 구성된 N개의 결합으로 구성되며 각 상기 저항기는 제 1 전위점에 접속된 한 단부를 갖고 있고, 상기 퓨즈 링크는 상기 저항기의 다른 단부에 접속된 한 단부와 제 2 전위점에 접속된 다른 단부를 가지며 상기 저항기-퓨즈 링크 결합의 각 접합부로부터 각 스위칭 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 1 항에 있어서, 상기 리던던시 메모리 셀 어래이의 메모리 셀은 다수의 워드 라인중 하나에 의해 선택되며, 상기 다수의 워드 라인중 지정된 워드 라인에 의해 상기 경로 스위칭 신호 발생 회로로부터 출력된 다수의 경로 스위칭 신호로부터 한 신호를 선택하고, 그 선택된 경로 스위칭 신호를 상기 데이타-전달 경로 스위칭 수단에 공급하기 위한 경로 스위칭 신호 선택 회로가 상기 데이타-전달 경로 스위칭 수단과 상기 경로-스위칭 신호 발생 회로사이에 구비되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 리던던시 메모리 셀 어래이의 메모리 셀은 다수의 워드 라인중 1라인에 의해 선택되며, 상기 다수의 워드 라인중 지정된 워드 라인에 의해 상기 스위칭-신호 발생 회로로부터 출력된 다수의 스위칭 신호로부터 한 신호를 선택하고, 그 선택된 스위칭-신호를 상기 출력 제어 신호 경로 스위칭 회로에 공급하기 위한 스위칭-신호 선택 회로가 상기 출력- 제어 신호 경로 스위칭 회로와 상기 스위칭 신호 발생 회로 사이에 구비되어 있는 것을 특징으로 하는 반도체 메모리 장치.
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