KR950010210B1 - 전자 회로 및 아나로그 대 디지탈 컨버터 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 인코더 및 더블-엔디드(double-ended) 코드 컨버터로 구성된 회로의 블럭 다이어그램.
제2도는 인코더가 디지탈 신호를 발생하는 제1도의 회로의 확대된 실시예의 회로 다이어그램.
제3a도 및 3b도는 본 실시예에서 어떤 신호애 대한 파형의 그래프.
제4도는 인코더가 선형(linear) 신호를 발생하는 제1도의 회로의 확대된 회로 다이어그램.
제5도는 본 실시예에서 어떤 신호의 파형 그래프.
제6도는 제4도의 인코딩 및 코드 변환 회로를 사용한 폴딩(folding) A/D컨버터의 블럭 다이어그램.
제7a도 및 제7b도는 코드 변환 회로의 각각의 입력 및 출력 코드에 대한 파형의 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 더블-앤디드 코드 컨버터 T0내지 TM+1: 증폭기
E1: 제1플로우(flow)전극 E2: 제2플로우 전극
CE : 제어 전극
본 발명은 A/D 컨버터와 같은 장치에 사용되기에 적합한 코드 컨버터에 관한 것이다.
속도, 부품수, 및 정확성은 A/D 컨버터 설계에 있어서 매우 중요하게 고려해야 한다. 병렬 컨버터는 아나로그 입력 전압을 (통상 “V1”로 표시) n비트 디지탈 코드로 변환시키는데 있어서 가장 빠른 속도를 제공한다. Nordstrom 등에 의한 영국 특허 제1,547,918호 또는 Fujita에 의한 EPO 공개 제120,424호에 기술되어 있는 전형적인 병렬 A/D컨버터는 2n입력 비교기를 구비하여서 V1를 동수(즉, 2n)의 기준 전압과 비교한다.
상기 비교기는 차동 장치이다. 예로서, Nordstrom 등에 의한 각 비교기는 에미터가 전류원에 접속되어 있는 한쌍의 NPN 트랜지스터를 사용한다. 상기 쌍의 베이스는 V1, 및 기준전압 중의 하나에 따른다. 콜렉터는 각각의 부하소자에 접속된 한쌍의 라인상에 상보적인(complementary) 신호를 제공한다. 각각의 비교기는 두 상태중의 한 상태로 된다. V1가 입력 전압 범위를 한 방향으로 횡단함에 따라, 다수의 비교기가 한 특정 상태를 나타내는 출력을 구비한다.
논리 회로망은 비교기에 의해 공급된 “검온기(thermometer)” 출력상에서 동작하여 2n회로 신호를 발생시킨다. 각각의 회로 신호는 정상으로 저논리이며, V1가 입력범위중 지정부분내에 존재할 때만, 고논리에 도달한다. 각 신호의 지정부분은 각각의 다른 신호에 대한 지정부분과 분리된다(즉, 겹쳐지지 않는다). 상기 지정부분은 입력범위에 걸쳐서 거의 동일한 간격으로 펼쳐진다. 상기 방법에 있어서, 모든 회로 신호는 V1의 전류값에 대응하는 것을 제외하고는 항상 저논리로 된다.
코드 컨버터는 회로 신호를 n 출력 라인에 공급되는 디지탈 코드로 변환시킨다. Nordstrom 등에 의한 특허출원에서, 코드 컨버터는 2nNPN 트랜지스터로 구성되어 있다. 상기 트랜지스터 각각은 바람직한 코딩에 따라 출력라인에 선택적으로 접속된 하나이상의 에미터를 갖는다. Fujita에 의한 코드 컨버터는 소스가 접지된, 동일 극성의 전계효과 트랜지스터 (FFT's)의 어래이(array)로 되어 있다. FET의 드레인은 출력라인에 선택적으로 접속되어 있다. Fujita 또는 Nordstrom 등에 의한 코드 컨버터는 싱글 엔디드(single ended)되어 있기 때문에, 출력 코드의 각 비트가 저논리인지 고논리인지 결정하기 위해 기준(reference)이 사용되야 한다.
병렬 A/D 컨버터의 큰 결점은 다수의 입력 비교기 때문에 많은 부품수를 갖는다는 것이다. 상기 장치는 집적 회로로써 설치했을 때 칩 영역을 넓게 차지하게 된다.
부품수를 감소시키는 확실한 수단중 하나가 “폴딩” 시스템이다. Van de Grift 등에 의한 “모노리틱 8비트 비데오 A/D 컨버터” IEEE JSSC, 1984년 6월호 페이지 374 내지 378 ; Van de Plassche 등에 의한 “고속 7비트 A/D 컨버터” IEEE JSSC, 1979년 12월호 페이지 938 내지 943을 참조하면 된다. 상기 참조 문헌에 기술된 바와 같이, 폴딩 A/D 컨버터는 조잡한 (coarse) 병렬 A/D 컨버터, 폴링 회로, 정교한(fine)A/D컨버터를 포함한다. 조잡한 컨버터는 V1상에서 직접 동작하여 디지탈 모드의 m 최상위 비트를 발생한다. 폴딩 회로는 일련의 입력 증폭기를 포함하며, 상기 증폭기 V1를 전압 분할기로부터 공급된 최소한 4개의 다른 기준 전압과 비교한다. 상기 증폭기는 반복적인 둥근 삼각형의 형태를 V1의 함수로써 갖는 하나 이상의 상보적인 파형쌍을 직접 발생시키는 방법으로 상호 접속된다. 각 파형의 극한 값은 기준전압중 선택된 하나에 따른 V1값에서 발생한다. 정교한 컨버터는 상기 파형상에서 동작하여 잔존하는 n 내지 m비트를 발생한다.
폴딩 A/D 컨버터는 등가적인 병렬 컨버터보다 상당히 적은 비교기 및 입력 증폭기를 사용한다. 칩 영역은 상당히 감소된다. 그러나, 상술한 하나의 방법에서 반복적인 둥근 삼각형 파형의 발생은 폴딩 컨버터로 하여금 지나치게 잡음에 민감하도록 하게 한다. 상기 문제점을 극복하기 위한 간단한 기술이 요구된다.
본 발명의 주요한 특징은 입력 코드를 한쌍 이상의 상보적인 신호 쌍으로 구성된 출력 코드로 변환시키는 회로이다. 본 발명의 코드 컨버터의 더블-엔디드 특성에 따라, 출력 코드의 각 비트가 고레벨인가 또는 저레벨 인가를 확인하기 위한 기준(reference)은 필요도 하지 않는다. 정확성은 상술한 싱글 엔디드 컨버터의 그것에 비해 더욱 양호하다. 주파수 응답도 역시 양호하다.
본 발명의 한 측면에서, 코드 컨버터는 입력 범위에 걸쳐서 변하는 입력 파라메타에 응답하여 고레벨 값 및 저레벨 값간에 변하는 최소한 3개의 다른 회로 신호를 발생하는 입력 부분을 구비하는 전자 회로의 일부이며, 입력 파라메타가 각각의 다른 회로 신호의 지정 부분으로부터 분리된 입력 범위의 지정 부분에 있을 때 각 회로 신호는 고레벨로 도달한다. 코드 컨버터는 거의 일정한 공급 전류를 발생하는 전류원과 ; 상보적인 각 신호를 발생하는 2개의 라인에 각기 접속된 2개의 부하소자와 ; 상기 회로 신호에 각기 대응하는 최소한 3개로 동일하게 구성된 증폭기로 구비되며, 각 증폭기는 전류원에 접속된 제1플로우 전극과, 제2플로우 전극과, 상기 대응하는 회로 신호를 수신하는 제어 전극을 가져서 제1 및 제2플로우 전극간의 경로로 하여금 최대로 도통되게 하고 그때 대응하는 회로 신호가 고레벨 값으로 되며, 각 증폭기의 플로우 전극간에 이동하는 전하 캐리어는 제1플로우 전극에서 발생하고 제어 전극의 제어하에서 제2플로우 전극에서 종결되고, 상기 제2플로우 전극은 각 라인으로 하여금 제2플로우 전극중 최소한 하나에 접속되도록 하는 방법으로 라인중 하나 또는 나머지에 선택적으로 연결된다.
본 출원인의 본 출원보다 더 빠른 우선일을 갖는 한국 특허출원 제87-9903호는 비슷한 전자 회로를 개시한다. 그러나, 그 회로에서, 증폭기의 제2플로우 전극은 DC 전압원에 모두 접속되고 증폭기의 제1플로우 전극은 상보적인 신호를 발생하는 라인에 접속된다.
또한, 유럽 특허 공개 EP-A-O 167339호는 전류원과, 2개의 부하 소자와, 비슷한 방법으로 최소한 3개로 동일하게 구성된 증폭기는 구비하는 회로 장치를 개시한다. 그러나, 상기 명세서에 개시된 방법으로는 상기 증폭기의 제어 전극은 입력 파라메타에 응답하여 회로 신호를 발생하는 입력 부분에 접속되지 않는다.
한편, 본 발명의 코드 컨버터는 폴딩 A/D 컨버터의 폴딩(folding) 회로에 사용한다. 종래 기술의 폴딩 A/D 컨버터의 단일(unitary) 폴딩 회로와 대조적으로, 본 발명의 A/D 컨버터에서의 폴딩 회로는 반복적인 삼각형 파형을 발생시키는 기능적으로 다른 부분쌍을 사용한다. 2개의 부분으로의 분할은 잡음에 대한 감도를 감소시켜서 정확성을 개선시킨다.
상기 부분중의 한 부분은 4개 이상의 기준 전압의 다른 쌍과 각기 관련된 3개 이상의 회로 신호를 발생한다. 입력 전압이 관련된 기준 전압쌍간에 있을 때 각 회로 신호의 파형은 고레벨 값에 도달하는 둥글게 된 삼각형이다. 나머지 부분은 상기 파형을 선택적으로 결합하기 위한 본 발명의 코드 컨버터를 사용하여 반복적인 삼각형 파형을 발생한다.
이하 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.
제1도는 M+2 회로 전압(VA0, VA1, …VAM+1)로 구성된 입력 코드를 대개 상보적인 주요 전압(VB및 VBN)으로 구성된 출력 코드로 변환시키는 코드 컨버터(10)를 포함하는 회로를 도시한 것이다. 전압(V0-VAM+1)은 총칭적으로 “VA”신호라 한다. 유사하게, 전압(VB및 VBN)은 총칭적으로 “VB”신호라 한다.
코드 컨버터(10)는 총칭적으로 “T”증폭기로 언급되는 M+2형의 3-전극 증폭기(V0, V1, VAM+1)로 형성된다. 각각의 증폭기(Tj)(여기서, j는 0에서 M+1까지이다)는 제1플로우 전극(E1), 제2플로우 전극(E2), 및 플로우 전극(E1 및 E2) 사이의 전류 플로우를 제어하기 위한 제어 전극(CE)를 가진다. 플로우 전극들간에 이동하는 전하 캐리어는 제1전극에서 발생하고 제2전극에서 끝난다.
각각의 증폭기(Tj)는 싱글 트랜지스터로써 구체화된다. 바이폴러 트랜지스터의 경우에서, 에미터, 콜렉터 및 베이스 각각의 제1, 제2 및 제어 전극이다. 이것들은 절연 게이트 또는 접합 형태인 FET에서의 소스, 드레인 및 게이트이다. 그러나 증폭기 Tj는 싱글 트랜지스터 이상으로 구성되어 있다. 하나의 예는 바이폴라 다링턴(Darlington)회로이며, 그 회로에서 입력 트랜지스터의 에미터는 트레일링(trailing) 트랜지스터의 베이스에 접속되어 있다. 이 경우, 제어 전극은 입력 트랜지스터의 베이스이며, 반면에, 제1 및 제2플로우 전극은 트레일링 트랜지스터의 에미터 및 콜렉터이다.
T 증폭기를 설명할 때 사용했듯이, “동일하게 구성된(like-configured)”은 T 증폭기가 동일 방법으로 상호 접속된 대응하는 소자를 가지며 각 일련의 대응하는 소자는 동일한 반도체 극성을 가진다는 것을 의미한다. 예로서, T 증폭기들 모두가 만약 NPN 트랜지스터(비록 크기는 다를지라도)이면, T 증폭기는 “동일하게 구성된”으로 불리운다. 그러나, 일부가 NPN 트랜지스터이고, 나머지는 PNP 장치이면, “동일하게 구성된”으로 불리우지 않는다. 유사하게, 입력 트랜지스터가 동일 극성이고 트레일링 트랜지스터가 동일 극성(비록 입력 트랜지스터의 극성과는 다를지라도)이기만 하면, 다링턴 회로는 “동일하게 구성된”으로 된다.
전압(VA0-VAM+1)은 입력 신호로서 증폭기(T0-TM+1)의 제어 전극에 각각 공급된다. 그 제1전극은 전류원 또는 전압 공급원으로 될 수 있는 회로 공급원(12)에 모두 접속되어 있다. T 증폭기의 선택된 것의 제2전극은 출력라인(L8)에 접속되며, 상기 라인은(L8)은 부하소자(14B)에 접속되어 전압 VB를 제공한다. 나머지의 제2전극은 출력라인(LBN)에 접속되며, 상기 라인(LBN)을 제공한다. 제2전극의 특정한 접속은 바람직한 출력 코드에 따른다.
각각의 전압(VAj)은 저레벨 값과 고레벨 값 사이에서 변한다. 상기 형용사 “저-레벨” 및 “고-레벨”은 다른 두 신호 레벨을 식별하기 위해 사용된다. “고-레벨” 값의 실제 전압은 “저-레벨” 값의 그것보다 크거나 또는 작을 수도 있으며, T 증폭기의 내부 특성에 따른다. 편리하게 나타내기 위해, 저-레벨 및 고-레벨 값은 각각 “0” 및 “1”로 한다. VAj가 “0”이면 증폭기 Tj는 거의 도통되지 않는다. VAj가 “1”일때 증폭기(Tj)가 최대로 도통된다.
VA신호중 오직 하나가 언제든지 “1”이 되고 나머지 모두는 “0”로 되도록 입력 코드는 정상적으로 선택된다. 그 결과에 따라, T 증폭기중 오직 하나만이 언제라도 최대로 도통된다. 최대로 도통된 증폭기는 그 제2전극에 접속된 특정한 라인(LB또는 LBN)을 통해 전류를 흐르게 한다. 이것은 대응하는 주요 신호(VB또는 VBN)을 “0”으로 본원에서 언급된 저레벨 값으로 되게 한다. 나머지 T 증폭기는 모두 턴 오프되어, 전류가 나머지 라인(LBN또는 LB)을 통해 흐리지 않게 한다. 나머지의 주요신호(VBN또는 VB)는 다시 “1”로 표시된 고-레벨 값으로 된다. VB및 VBN은 이들의 합이 “1”이므로 상보적으로 된다.
각각의 VA신호 쌍은 “0”과 “1” 사이에 놓여져서 두 신호의 합이 “1”로 된다. VA신호의 나머지는 모두 “0”으로 된다. T 증폭기의 대응하는 쌍은 부분적으로 도통된다. 상기 쌍은 “선형” 범위내에서 동작하는 차동(differential) 장치를 형성한다. 만약, 부분적으로 도통된 증폭기 2개 모두의 제2전극이 동일 라인 LB또는 LBN에 접속되어 있으며, 그것은 전류를 도통시켜 대응하는 신호(VB또는 VBN)를 “0”으로 되게 한다. 전류가 나머지 라인(LBN또는 LB)을 통해서 흐르지 않는다. 여기서 신호(VBN또는 VB)는 “1”로 된다. 부분적으로 도통된 쌍중 하나의 제2전극은 라인(LB)에 접속되며, 반면에 나머지의 제2전극은 라인(LBN)에 접속되어 있으며, VB및 VBN은 “0”과 “1” 사이에 놓여 있다. 이들의 실제값은 두개의 “비-제로” VAj신호의 상대적인 값에 따른다. 그러나, VB및 VBN의 합은 여전히 “1”이다.
거기에는 VB및 VBN으로 하여금 상보적으로 되기 위해 만족해야 하는 다수의 부가적인 제한점이 있다. 만약, 공급원(12)이 공급 전류를 제공하는 전류원이며, VB및 VBN의 합은 공급 전류에 의해 고정된다. 따라서, 전류원은 충분히 도통되어야 한다. 그렇지 않으면, VB및 VBN의 합은 “1”과 다르게 되는데, 왜냐하면, 불충분한 전류가 라인 LB및 LBN을 통해 흐르기 때문이다. T 증폭기는 통상 동일할 필요는 없다. 그러나, 이 증폭기는 공급원(12)이 전압 공급원인 경우, 특히, 그것이 FET로써 실시되는 경우는 동일한 것으로 되야 한다.
입력 인코더(16)는 입력 범위에 걸쳐서 변하는 입력 파라메타에 응답하는 VA신호를 발생한다. 입력 파라메타는 일반적으로 “VI”로 표시된다. 인코더(16)는 VI가 입력 범위의 싱글 부분에 있을때만, 각각의 신호 VAj를 “1”에 세트시킨다. 상기 부분은 나머지 VA신호가 “1”에 도달하는 입력 범위부분으로부터 분리된다.
제2도는 VA신호가 “디지탈”신호인 제1도의 확대도이다. 제2도의 회로는 두개의 코드 컨버터(10X및 10Y)를 포함한다. 각각은 M이 최소한 2가 되는, 컨버터(10)의 바이폴라 실시예이다. 컨버터(10X및 10Y)는 동일한 VA입력 코드를 수신하나 다른 제2전극(콜렉터) 접속부를 가져서 다른 VB출력 코드를 발생시킨다. 컨버터(10X)의 소자를 컨버터(10Y)의 소자와 구별하는 표시 “X” 또는 “Y”를 없애면, 제1도의 각 증폭기(Tj)는 제2도에서의 NPN 트랜지스터(Qj)이다. 공급원(12)은 거의 일정한 공급 전류를 구비하는 전류원 IB이다. 각각의 부하소자(14B또는 14BN)는 부하 저항기(RL)이다. 단자 VCCVEE는 고전압 저전압을 각각 구비한다.
제2도의 입력 인코더(16)는 검온기 인코더(18) 및 M 논리 앤드 게이트(GI내지 GM)로 구성되어 있다. 파라메타(VI)에 응답하여, 인코더(18)는 제3a도에 표시된 형태의 “검온기” 변화를 갖는 M+1 디지탈 신호(S1+SM+1)를 발생한다. VI가 0에서 M+1까지로 표시된 입력 범위를 통해 양의 방향으로 움질일 때, 각각의 신호 Sj는 논리 “0”로부터 논리 “1”로 순차적으로 절환된다. Sj천이(transitions)는 매우 급격하다. 인코더(18)는 신호(S1내지 SM+1)의 각 디지탈 보수(SN1내지 SNM+1)를 발생한다. J가 1에서 M까지 경우에, 각각의 게이트 Gj는 논리적으로 신호(Sj및 Sj+1)를 앤드(AND)하여 전압(VAj)을 발생한다. V0A및 VAM+1는 신호(SN1및 SM+1)로서 직접적으로 공급된다.
제3b도는 VA신호가 VI의 함수로서 어떻게 변하는 가를 도시한 것이다. V0A및 VAM+1를 제외하고, 각각의 VAj파형은 0에서 1로 순차적으로 급격하게 상승되며, 모든 파형(VA1-VAM)에 대해 거의 동일하고 특정된 간격 동안 “1”로 되며, 다음의 신호(VAj+1)가 “0”에서 “1”로 상승하는 때 급격하게 0으로 떨어진다. 제3b도는 컨버터(10X)에 대해서 제2도에 표시된 특정의 콜렉터 접속에 대해서 신호(VBX및 VBNX)의 파형을 도시한 것이다.
제4도는 VA신호가 “선형”신호로 되는 제1도의 확대도이다. 제4도의 회로는 P코드 컨버터(101내지 10P)로 구성된 어래이(20)를 포함한다. 각각의 컨버터 10K(여기서 K는 1 내지 P)는 제2도의 컨버터(10X또는 10Y)로서 동일 소자를 사용한 컨버터(10)의 실시예이다. 컨버터(101내지 10P)는 서로 상대적으로 동일한 제2전극(콜렉터) 접속부를 가지나 다른 VA입력 코드를 수신하여 다른 VB출력 코드를 발생한다.
제4도에 있어서, 입력 증폭기 회로(22)는 본원에서 아나로그 입력 전압인 파라메타(VI)를 기초로 해서 동작하여 VA신호를 발생한다. 회로(22)는 저항성 전압 분할기(24)와, 차동 증폭기(Ajk)의 P그룹(261내지 26P)으로 구성되는 어래이(26)로써 형성된다. 뒤이어 분할기(24)는 저전압(VR11)과 고전압(VRM+1P) 사이에서 직렬로 접속되어 있는 (M+1)P-1 저항기(RD)로 구성되어 있다. 상기 두 전압을 포함하여, 분할기(24)는 (M+1)P 기준 전압(VR11-VR1P…VRM+11-VRM+1P)을 증폭기 어래이(26)에 제공한다. 각각의 증폭기 그룹(26K)은 M+1 입력 증폭기(A1K내지 AM+1K)로 구성되어 있으며, 그 전체에서 전압(VA0K내지 VAM+1K)를 컨버터(10K)의 각 트랜지스터(Q0K-M+1K)로 공급한다. 따라서, 분할기(24)와 결합되어 있는 각각의 증폭기(26K)는 인코더(16)의 실시예이다.
각각의 증폭기(AjK)는 전압(VI및 VRjK) 사이의 차를 증폭한다. 증폭기(AjK)의 핵심부는 한쌍의 NPN 트랜지스터(QL및 QR)이며, 상기 트랜지스터의 에미터는 정전류원(IEE)에 접속되어 있다. 전압(VI및 VRjk)는 트랜지스터(QL및 QR)의 베이스에 공급된다. 상기 콜렉터는 각각의 부하 저항기(RC)에 접속되어 있다.
증폭기(AjK)의 비반전 출력은 QR콜렉터에서 통상 사용된다. QL콜렉터는 반전된(또는 상보성) 출력을 발생한다. j가 1에서 M까지인 경우, 각각의 신호(Ajk)는 증폭기 Ajk에서의 QR콜렉터의 접속부로부터 증폭기(Aj+1k)에서의 QL콜렉터까지에서 얻어진다. 이것은 비반전된 Ajk출력 및 반전된 Aj+1k출력을 “선형적으로 AND”로 되도록 작용시킨다. 따라서 소자(24) 및 (26K)는 제2도에서의 소자(18 및 G1내지 GM)에 의해 이행되는 “디지탈” 함수와 유사한 “선형” 함수를 이행한다.
제5도는 어떻게 VA0내지 VAM+1가 VI에 따라 변하는가를 도시한 것이다. 전압 VA0K내지 VAM+1K를 제외하고, 각각의 전압 VAjk는 VRjk를 중심으로 입력 범위의 천이 부분에 있어서 “0”에서 “1”로 순차적으로 상승하며, VRjk보다 약간 높은 범위에서 VRj+1K보다 약간 낮은 범위로 연장되는 VI범위의 중앙 부분에서 “1”로 머물며, 그래서 다음의 전압 VAj+1K는 “0”에서 “1”까지 상승할 때 VRj+1K를 중심으로 하는 다른 천이 부분에서 “0”으로 떨어진다. 단독적으로 천이되는 전압 VA0K및 VAM+1K는 언더플로우 및 오버플로우를 각각 나타낸다. 각각의 트랜지스터 Qjk는 그 입력 전압(Vjk)가 “0”에서 “1”까지 이동일 때, 점진적으로 도통되고 그것과 역일때는 그것과 반대의 상태로 된다. 따라서 VA0K내지 VAM+1K에서의 천이는 제5도에 도시된 바와 같이 VB내지 VBNK에서 반영된다.
저항기(RD)는 모두 동일한 값을 갖는 것이 바람직하다. VI범위의 “주요”부분 모두는 거의 동일한 펄스폭을 가지며 서로 거의 동일한 간격으로 분산된다. RD값을 적절하게 조정함으로서, 각각의 주요부분은 싱글 포인트로 압출될 수 있다.
제6도는 제4도의 인코딩 및 코드 변환 회로를 다수의 폴딩 형태인 A/D 컨버터에 적용하는 것을 도시한 것이다. 상기 장치는 아나로그 전압 VI를 8비트 디지탈 코드로 변환시킨다. 여기서 M 및 P는 모두 8이 된다. A/D 컨버터에 대한 입력 부분은 분할기(24)가, 72개의 기준전압(VR11내지 VR98)를 구비하는 회로(22)이다. 회로(22)에서의 증폭기 어래이(26)는 VR11내지 VR98각각을 VI와 비교하여 80개의 회로 전압(VA01내지 VA98)을 발생한다. 소자(20) 및 (22)는 약간의 추가 회로를 포함하여 VA신호가 VI범위의 하한 및 상한에서 VB신호를 위한 필요한 형태를 발생하도록 확정한다.
j 및 k가 각기 1로부터 8까지 일때, 제7a도는 VI의 함수인 VAjk의 일반적인 형태를 도시한 것이다. 각각의 VAjk파형은 이상적으로는 점선으로 표시된 삼각형을 가진다. 실질적인 증폭기 특성에 따라, VAjk는 실선으로 표시된 더욱 둥근형으로 변한다. VAjk는 VI가 VRjk와 VRj+1k간의 중간일 때, 최대치에 도달한다.
여기에서 폴딩 어래이로 동작하는 회로(20)는 선택된 VA신호를 상술한 바와 같이 전기적으로 결합시켜 8개의 전압(VB1내지 VB8) 및 이들의 상보적인 신호(VBN1내지 VBN8)를 발생한다. 제7b도는 결과적인 VB파형의 부분을 도시한 것이다. VB1은 굵은 선으로 도시되어 있다. 나머지 파형은 동일 형태를 가지며 도시된 바와 같은 간격을 가진다. VA파형의 선단이 둥글게 됨에 의해, 각각의 VB파형은 반복적인 둥근 삼각형을 가진다. 각각의 전압 VBK또는 VBNK는 VI가 전압 VRjk와 VRj+1k사이의 거의 중간일 때, 극한값에 도달한다.
제6도에 있어서, 보간 회로(28)는 연속하는 VB신호의 각 쌍을 계수 4에 의해 보간하여 32개의 보간 신호(VB1내지 VB32) 및 이들의 보수(VNB1내지 VNB32)를 발생한다. 1985년 12월 16일 출원하여 계류중인 본 출원인의 미합중국 특허원 제809,453호에는 상기 목적을 위해 적절한 저항성 보간 회로가 개시되어 있다. 비교기(30) 그룹은 VB1내지 VB32를 VNB1내지 VNB32와 비교하여 일련의 32비트(D1 내지 D32)를 형성한다. 종래의 것 또는 본 발명의 기술에 따르는 코드 컨버터(32)는 비트 열을 디지탈 코드의 최하위 5비트(MSB-3…MSB-7)로 변한다.
A/D 컨버터의 최종 부분은 비교기(34)의 그룹이며, 상기 비교기는 3쌍의 실질적으로 상보적인 다른 신호(Vc)에 응답하여 최상위 3비트(MSB…MSB-2)을 발생한다. 편의상, 제6도는 어래이(20)가 Vc 신호를 발생하는 것을 나타낸다.
비록 본 발명은 특정 실시예로 기술되어 있지만, 상기 설명은 단지 예시를 목적으로 한 것이며, 본 발명의 범위를 그것에 한정하려는 것은 아니다. 예로서, VA신호의 일부 또는 전부는 입력 범위에서, 둘이상의 분리된 장소에서 고레벨 값으로 상승될 수 있다. 본 발명의 분야에 숙련된 자는 청구항에 의해 한정된 본 발명의 정신 및 범주에 벗어나지 않고 본 발명을 다양하게 변경, 변화 및 응용시킬 수 있다.
Claims (10)
- 입력 범위에 걸쳐서 변하는 입력 파라메타(V1)에 응답해서 고레벨 값 및 저레벨 값간에 변하는 최소한 3개의 다른 회로 신호(VA0…VAM+1)를 발생하는 입력부분(16)을 구비하며, 입력 파라메타(V1)가 다른 각 회로 신호(VA0…VAM+1)의 지정 부분으로부터 분리된 입력 범위의 지정 부분에 있을 때, 각 회로 신호(VA0…VAM+1)가 고레벨 값에 도달하는 전자 회로에 있어서, 상기 전자 회로는 거의 일정한 공급 전류를 발생하는 전류원(12)과, 2개의 라인(LB,LBN)에 각기 연결되어 상보적인 각 신호(VB,VBN)를 발생하는 2개의 부하소자(14BN,14BN)와, 회로 신호(VA0…VAM+1)에 각기 대응하는 최소한 3개의 동일 형태로 구성된 증폭기(T0…TAM+1)로서, 각 증폭기는 전류원(12)에 접속된 제1플로우(flow) 전극(E1)과, 제2플로우 전극(E2), 및 대응하는 회로 신호(VA0…VAM+1)를 수신하는 제어 전극(CE)을 가짐으로써 제1(E1) 및 제2(E2) 플로우 전극 간의 경로로 하여금 최대로 도통되게 하고 그때 대응하는 회로 신호(VA0…VAM+1)는 고레벨 값이며, 각 증폭기의 플로우 전극간에 이동하는 전하 캐리어는 제1플로우 전국(E1)에서 발생하여 제어 전극(CE)의 제어하에서 제2플로우 전극(E2)에서 종결되고, 제2플로우 전극은 각 라인이 제2플로우 전극중 최소한 하나에 접속되는 방법으로 라인(LB,LBN)중 하나 또는 나머지에 선택적으로 접속되는 최소한 3개의 동일 형태로 구성된 증폭기(T0…TAM+1)를 더 구비하는 것을 특징으로 하는 전자 회로.
- 제1항에 있어서, 각 증폭기(T0…TAM+1)는 그 증폭기의 각 제1플로우, 제2플로우 및 제어 전극인 에미터, 콜렉터 및 베이스를 갖는 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 전자 회로.
- 제1항에 있어서, 각 증폭기(T0…TAM+1)는 그 중폭기의 각 제1플로우, 제2플로우 및 제어 전극인 소스, 드레인, 및 게이트를 갖는 전계 효과 트랜지스터를 구비하는 것을 특징으로 하는 전자 회로.
- 제1,2 또는 3항에 있어서, 회로 신호(VA0…VAM+1)는 디지탈 신호이고, 대응하는 회로 신호(VA0…VAM+1)는 저레벨 값일 때 각 증폭기(T0…TAM+1)는 터언 오프되고, 회로 신호(VA0…VAM+1)중 하나만이 언제나 고레벨 값으로 되고, 그럼으로써 증폭기(T0…TAM+1)중 하나만이 언제나 터언 온되는 것을 특징으로 하는 전자 회로.
- 제1,2 또는 3항에 있어서, 회로 신호(VA0…VAM+1)는 선형 회로이고, 대응하는 회로(VA0…VAM+1)가 저레벨 값일 때 각 증폭기(T0…TAM+1)는 비도통되고, 대응하는 회로 신호(VA0…VAM+1)가 고레벨 값으로 될 때 증폭기(T0…TAM+1)는 점진적으로 더 도통되며, 입력 파라메타가 그 회로 신호의 입력 범위의 지정 부분에 삽입된 천이 부분쌍중 하나를 횡단(transverse)하고, 가장 먼 2개의 천이 부분을 제외하고 각 천이 부분은 나머지 천이 부분중 하나를 정확하게 겹치게(overlapping)하고, 그럼으로써, 2개의 증폭기가 동시에 도통되는 것을 특징으로 하는 전자 회로.
- 제1,2 또는 3항에 있어서, 상기 지정 부분이 입력 범위에 걸쳐서 대개 같은 간격으로 분산되는 것을 특징으로 하는 전자 회로.
- 제1,2 또는 3항에 있어서, 입력 부분이 입력 파라메타(V1)에 응답하여 고레벨 값 및 저레벨 값간에 변하는 제4회로 신호(VA0…VAM+1)를 구비하며, 입력 파라메타(V1)가 다른 지정 부분으로부터 분리된 입력 범위의 지정 부분에 있을 때 상기 제4회로 신호는 고레벨 값으로 도달되고, 전자 회로는 전류원(12)에 접속된 제1플로우 전극(E1)과, 라인(LB,LBN)중 선택된 하나에 접속된 제2츨로우 전극(E2)과, 제4회로 신호를 수신하는 제어 전극(CE)을 갖는 동일 형태로 구성된 제4증폭기(T0…TAM+1)를 더 구비하여 제4증폭기(T0…TAM+1)로 하여금 최대로 도통되게 하고 그때 제4회로 신호(VA0…VAM+1)는 고레벨 값으로 도달하고, 제4증폭기의 플로우 전극간에 이동하는 전하 캐리어는 제1플로우 전극에서 발생하고 제어 전극(CE)의 제어하에 제2플로우 전극(E2)에서 종결되는 것을 특징으로 하는 전자 회로.
- 제1항에 있어서, 상기 전자 회로는 거의 일정한 공급 전류를 방생하는 다른 전류원(IBY)과, 2개의 다른 라인(LBY,LBNY)에 각기 접속되어 상보적인 각 신호(VBY,VBNY)를 발생하는 2개의 다른 부하소자(RL)와, 회로 신호(VA0…VAM+1)에 각기 대응하는 최소한 3개의 다른 동일 형태로 구성된 증폭기(Q0Y…QM+1Y)로서, 각각의 다른 증폭기는 다른 전류원(IBY)에 접속된 제1플로우(flow) 전극과, 제2플로우 전극 및 대응하는 회로 신호(VA0…VAM+1)를 수신하는 제어 전극을 가짐으로써 그 중폭기로 하여금 최대로 도통되게 하고 그때 대응하는 회로 신호(VA0…VAM+1)는 고레벨 값이며, 각각의 다른 증폭기(Q0Y…QM+1Y)의 플로우 전극간에 이동하는 전하 캐리어는 제1플로우 전극에서 발생하여 제어 전극의 제어하에서 제2플로우 전극에서 종결되고, 다른 증폭기(LBY,LBNY)의 제2플로우 전극은 각각의 다른 라인 제2플로우 전극중 최소한 하나에 접속되는 방법으로 다른 라인(LBY,LBNY)중 하나 또는 나머지에 선택적으로 접속되는 최소한 3개의 다른 동일 형태로 구성된 증폭기(T0…TAM+1)를 더 구비하는 것을 특징으로 하는 전자 회로.
- 입력 범위에 걸쳐서 변하는 아나로그 입력 전압(V1)을 디지탈 코드(MSB…MSB-7)로 변환하는 아나로그 대 디지탈 컨버터로서, 입력 범위에 걸쳐서 분산된 최소한 4개의 다른 기준전압(VR11…VR1P…VRM+11…VRM+1P)을 발생하는 기준 수단(24)과 ; 입력(V1) 및 기준(VR11…VR1P…VRM+11…VRM+1P) 전압에 응답하여 대개 상보적인 주요 신호(VB1-VB8,VBN1-VBN8)중 최소한 하나의 쌍을 발생하며, 입력 전압의 함수로서 각 주요 신호의 전압 파형으로 하여금 기준 전압중 선택된 하나에 따른 입력 전압 값에서 발생하는 극한값을 갖는 반복적으로 둥글게 된 삼각형으로 되게 하는 수단(22,20)과 ; 주요 신호상에서 동작하여 디지탈 코드(MSB-3…MSB-7,MSB…MSB-2)중 최소한 부분을 발생하는 수단(34,28,30,32)을 구비하는 아나로그 대 디지탈 컨버터에 있어서, 발생하는 수단(22,20)은 기준전압(VR11…VR1P…VRM+11…VRM+1P)의 다른 쌍과 다른 관련된 최소한 3개의 회로 신호(VA01…VAM+1P)를 발생하며, 입력 신호(V1)의 함수로서 각 회로 신호(VAjk) 파형은 둥굴게 된 삼각형이고, 입력 전압이 관련된 기준 전압쌍(VRjk,VRj+1k)간에 특정값으로 될 때, 고레벨 값에 도달하고, 입력 전압이 상기 특정 값으로부터 멀리 이동할 때 저레벨 값으로 되도록 하는 입력부분(A11…AM+1P)과 ; 거의 일정한 공급 전류를 발생하는 전류원(IB1…IBP)과, 2개의 라인(LB1,LBN1…LBP,LBNP)에 각기 접속된 2개의 부하 소자(RL)와, 회로 신호(VA01…VAM+P)에 각기 대응하며, 제1플로우 전극과 제2플로우 전극과 상기 대응하는 신호를 수산하는 제어 전극을 각기 가지며, 각 증폭기의 플로우 전극간에 이동하는 전하 케리어는 제1플로우 전극에서 발생하여 제어 전극의 제어하에서 제2플로우 전극에서 종결되고, 각 증폭기(Q1,Q11…QM+11)의 제1플로우 전극은 전류원(IB1)에 접속되고, 각 라인으로 하여금 특정된 증폭기중 최소한 하나의 제2전극에 접속되는 방법으로 라인중 하나(LBN1) 또는 나머지(LB1)에 선택적으로 접속되고, 상기 라인(LB1,LBN1)은 상보적인 주요 신호쌍(VB1,VBN1)을 발생하는 최소한 3개로 동일하게 구성된 증폭기(Q1…QM+1P)를 각기 갖는 최소한 하나의 코드 컨버터(101…10P)를 구비하는 것을 특징으로 하는 아나로그 대 디지탈 컨버터.
- 제9항에 있어서, 각 증폭기는 그 증폭기의 각기 제1플로우 전극, 제2플로우 전극 및 제어 전극인 에미터, 콜렉터 및 베이스를 갖는 바이폴라 트랜지스터인 것을 특징으로 하는 아나로그 대 디지탈 컨버터.
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