KR950009852B1 - Data input buffer of semiconductor memory device - Google Patents
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Abstract
Description
제1도는 종래의 기술에 의한 데이타 입력 버퍼.1 is a data input buffer according to the prior art.
제2도는 또다른 종래의 기술에 의한 데이타 입력 버퍼.2 is another prior art data input buffer.
제3도는 본 발명에 따른 데이타 입력 버퍼 및,3 is a data input buffer according to the present invention;
제4도는 제3도에 따른 타이밍도이다.4 is a timing diagram according to FIG.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이타 입력 버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data input buffer of a semiconductor memory device.
반도체 메모리 장치는 외로부로부터 입력되는 TTL(transistor transistor logic) 레벨의 신호를 반도체 메모리 장치의 내부에서 사용될 수 있는 CMOS 레벨의 신호로 변환시키는 데이타 입력 버퍼들이 핀(pin) 마다 구비되어 있다. 반도체 메모리 칩의 외부에서 인가되는 어드레스 신호 및 다른 여러가지의 신호들을 적절하게 버퍼링시키기 위해서는 데이타 입력 버퍼의 동작 안정성이 요구된다. 일반적으로, 데이타 입력 버퍼에서는 외부에서 들어오는 TTL 레벨의 신호로부터 소정의 논리 상태를 결정하기 위한 입력 트립 레벨이 설정되어 있다.The semiconductor memory device is provided with pins of data input buffers for converting a transistor transistor logic (TTL) level signal input from an external portion into a CMOS level signal that can be used inside the semiconductor memory device. Operational stability of the data input buffer is required to properly buffer the address signal and various other signals applied from the outside of the semiconductor memory chip. In general, in the data input buffer, an input trip level for determining a predetermined logic state from a signal of an external TTL level is set.
오늘날 고집적 반도체 메모리 장치의 전원전압은 점점 저하되는 추세에 있으며, 따라서 반도체 메모리 장치의 동작 전압이 저하됨에 따라 반도체 메모리 장치내의 입출력 관련 회로들은 저전압에서도 고속으로 동작하여야 한다. 특히 TTL 레벨의 입력 신호를 반도체 메모리 장치의 내부에서 사용될 수 있는 CMOS 레벨의 신호로 변환시키는 데이타 입력 버퍼의 동작 안정성 및 동작 고속화되는 전체 반도체 메모리 장치의 동작에 중요한 역할을 하게 된다.Today, the power supply voltage of the highly integrated semiconductor memory device is gradually decreasing. Therefore, as the operating voltage of the semiconductor memory device is lowered, input / output-related circuits in the semiconductor memory device must operate at high speed even at a low voltage. In particular, it plays an important role in the operation stability of the data input buffer and the speed of operation of the entire semiconductor memory device, which converts the TTL level input signal into a CMOS level signal that can be used inside the semiconductor memory device.
제1도는 종래의 기술에 의한 반도체 메모리 장치의 스태틱형 데이타 입력 버퍼를 보이는 도면이다. 제1도의 구성에 의한 데이타 입력 버퍼는 TTL 레벨을 가지는 입력 신호 G1의 상태를 감지하는 감지부 100와, 감지부 100의 출력 신호를 구동하는 구동부 150으로 구성되어 있다. PMOS 트랜지스터 3, 6은 전원전압과 출력 노드 N1 사이에서 직렬 접속되어 있고, NMOS 트랜지스터 9, 12는 출력 노드 N1과 접지전압 사이에 직렬로 접속되어 있다. 또한 PMOS 트랜지스터 3의 게이트 단자는 접지전압과 접속되어 있으므로 PMOS 트랜지스터 3은 정상 도통 상태에 있게 된다. PMOS 트랜지스터 6 및 NMOS 트랜지스터 9, 12의 각 게이트 단자에는 TTL 레벨의 입력 신호 G1이 공통으로 인가된다. 출력 노드 N1의 전위는 입력 신호 G1의 전위에 따라 결정된다. 제1도에 도시된 데이타 입력 버퍼는 용이하게 구성할 수 있는 장점은 있으나, 속도가 느리고 접지전압 잡음에 민감할 뿐만 아니라 전원전압 및 온도에 따른 트립 포인트가 불안전한 문제점이 있다.1 is a view showing a static data input buffer of a semiconductor memory device according to the prior art. The data input buffer according to the configuration of FIG. 1 includes a detector 100 for detecting a state of an input signal G1 having a TTL level, and a driver 150 for driving an output signal of the detector 100. PMOS transistors 3 and 6 are connected in series between the power supply voltage and the output node N1, and NMOS transistors 9 and 12 are connected in series between the output node N1 and the ground voltage. In addition, since the gate terminal of the PMOS transistor 3 is connected to the ground voltage, the PMOS transistor 3 is in a normal conduction state. The TTL level input signal G1 is commonly applied to each gate terminal of the PMOS transistor 6 and the NMOS transistors 9 and 12. The potential of the output node N1 is determined in accordance with the potential of the input signal G1. Although the data input buffer shown in FIG. 1 has an advantage that it can be easily configured, the data input buffer is not only slow and sensitive to ground voltage noise, but also has an unstable trip point due to power supply voltage and temperature.
제2도는 종래의 기술에 의한 반도체 메모리 장치의 다이나믹형의 데이타 입력 버퍼를 보이는 도면이다. 제2도의 구성은 TTL 레벨을 가지는 입력 신호 G2와 기준 전압 Vref를 비교하여 입력 신호 G2의 상태를 감지하는 비교감지부 200와, 비교감지부 200의 출력 신호를 구동하는 구동부 150으로 구성되어 있다. 제2도의 구성에 있어서, 비교 감지부 200의 출력 신호를 구동하는 구동부 150의 구성은 제1도와 동일하다. PMOS 트랜지스터 28의 게이트 단자에는 비교전압 Vref가 인가되고, PMOS 트랜지스터 31의 게이트 단자에는 TTL 레벨의 입력 신호 G2가 인가되며, PMOS 트랜지스터 28과 PMOS 트랜지스터 31의 각 소오스단자는 PMOS 트랜지스터 25의 드레인 단자에 공통으로 접속되어 있다. 한편, PMOS 트랜지스터 25의 게이트 단자에는 접지전압과 접속하고 있으므로 PMOS 트랜지스터 25는 정상도통 상태에 있게 된다. 또한, PMOS 트랜지스터 28의 드레인 단자는 게이트가 공통으로 접속하고 있는 NMOS 트랜지스터 34, 37과 연결되어 있다. 또한, PMOS 트랜지스터 31의 드레인 단자는 NMOS 트랜지스터 37의 드레인 단자와 접속되어 있다. 이와 같은 구성은 일정한 전위를 가지는 기준전압 Vref를 PMOS 트랜지스터 28의 게이트 단자에 인가하여 TTL 레벨의 입력 신호 G2와 비교함으로써 항상 일정한 전위를 가지는 출력 신호를 발생하기 위한 것이다.2 is a diagram showing a dynamic data input buffer of a conventional semiconductor memory device. 2 is composed of a comparison sensing unit 200 which senses a state of the input signal G2 by comparing an input signal G2 having a TTL level with a reference voltage Vref, and a driving unit 150 driving the output signal of the comparison sensing unit 200. In the configuration of FIG. 2, the configuration of the driver 150 driving the output signal of the comparison sensing unit 200 is the same as that of FIG. 1. A comparison voltage Vref is applied to the gate terminal of the PMOS transistor 28, and an input signal G2 having a TTL level is applied to the gate terminal of the PMOS transistor 31, and each source terminal of the PMOS transistor 28 and the PMOS transistor 31 is connected to the drain terminal of the PMOS transistor 25. It is connected in common. On the other hand, since the gate terminal of the PMOS transistor 25 is connected to the ground voltage, the PMOS transistor 25 is in a normal conduction state. The drain terminal of the PMOS transistor 28 is connected to the NMOS transistors 34 and 37 to which the gates are commonly connected. The drain terminal of the PMOS transistor 31 is connected to the drain terminal of the NMOS transistor 37. This configuration is to generate an output signal having a constant potential at all times by applying a reference voltage Vref having a constant potential to the gate terminal of the PMOS transistor 28 and comparing it with the input signal G2 having a TTL level.
TTL 레벨의 입력 신호 G2의 전위가 기준전압 Vref의 전위보다 높은 경우, 비교 감지부 200의 출력 노드 N2의 전위는 상대적으로 낮아 논리 “하이” 상태의 출력 신호 B2가 발생된다. 만일 TTL 레벨의 입력신호 G2의 전위가 기준전압 Vref의 전위보다 낮은 경우, 비교 감지부 200의 출력 노드 N2의 전위는 상대적으로 높아 논리 “로우”상태의 출력 신호 B2가 발생된다. 제2도와 같은 구성에 의한 데이타 입력 버퍼의 동작 특성은 제1도에 의한 데이타 입력 버퍼보다 더 개선되나, 저전압 회로에 사용되는 경우 동작 속도가 느려지는 단점이 있었다. 제1도 및 제2도에 의한 데이타 입력 버퍼는 1990년 5월 29일자로 특허 발생된 미합중국 특허 번호 4,929,852와 1991년 9월 17일자로 특허 발행된 미합중국 특허번호 5,049,763에 상세하게 개시되어 있다. 이와 같이 종래의 기술에 의한 데이타 입력 버퍼는 동작 속도가 느리고 저전압에서 동작 특성이 나빠질 뿐만 아니라 접지전압 잡음에 민감한 문제점이 있었다.When the potential of the input signal G2 having the TTL level is higher than the potential of the reference voltage Vref, the potential of the output node N2 of the comparison detecting unit 200 is relatively low to generate an output signal B2 having a logic "high" state. If the potential of the input signal G2 at the TTL level is lower than the potential of the reference voltage Vref, the potential of the output node N2 of the comparison detecting unit 200 is relatively high, and an output signal B2 having a logic "low" state is generated. The operation characteristic of the data input buffer according to the configuration shown in FIG. 2 is further improved than that of the data input buffer according to FIG. 1, but has a disadvantage in that the operation speed becomes slow when used in a low voltage circuit. The data input buffers according to FIGS. 1 and 2 are described in detail in US Pat. No. 4,929,852, issued May 29, 1990, and US Pat. No. 5,049,763, issued September 17, 1991. As described above, the data input buffer according to the related art has a problem that the operation speed is low, the operation characteristics are deteriorated at low voltage, and the ground voltage noise is sensitive.
따라서, 본 발명의 목적은 저전원전압에서 고속 동작이 가능하며 오동작을 일으키지 않는 데이타 입력 버퍼를 제공함에 있다.Accordingly, an object of the present invention is to provide a data input buffer capable of high speed operation at a low power supply voltage and not causing malfunction.
반도체 메모리 장치의 데이타 입력 버퍼에 있어서, 기준전압 및 데이타 입력 신호를 입력받아 래치하고 증폭하는 래치 증폭 수단과, 상기 래치 증폭 수단에 의한 출력 신호를 비교하고 감지하여 상기 래치 증폭수단과 병렬로 연결된 비교 감지 수단과, 상기 비교 감지 수단의 출력 신호를 구동하는 구동부를 구비함을 특징으로 하는 데이타 입력 버퍼를 제공함으로서 달성된다.A data input buffer of a semiconductor memory device, comprising: a latch amplifying means for receiving and latching and amplifying a reference voltage and a data input signal, and comparing and detecting an output signal by the latch amplifying means and connected in parallel with the latch amplifying means; It is achieved by providing a data input buffer comprising a sensing means and a driver for driving the output signal of the comparison sensing means.
첨부한 제3도 및 제4도를 참고로 하여 본 발명의 상세한 설명을 하겠다.With reference to the accompanying Figures 3 and 4 will be described in detail the present invention.
본 발명에 의한 제3도의 데이타 입력 버퍼는 기준 신호 입력부 300과, 외부 신호 입력부 400과, 래치 증폭부 250과, 비교감지부 350과, 구동부 150으로 구성된다. 비교감지부 350 및 그와 연결된 구동부 150의 구조는 제2도에 도시된 종래의 기술에 의한 다이나믹형 데이타 입력 버퍼와 동일한 구성을 가진다.The data input buffer of FIG. 3 according to the present invention comprises a reference signal input unit 300, an external signal input unit 400, a latch amplifier 250, a comparison detector 350, and a driver 150. The structure of the comparison sensing unit 350 and the driving unit 150 connected thereto has the same configuration as that of the conventional dynamic data input buffer shown in FIG.
래치 증폭부 250은 PMOS 트랜지스터 43, 46과 NMOS 트랜지스터 49, 52를 구비하며, 또한 소오스 단자가 전원전압단과 접속하며 게이트 단자가 접지전압단과 접속하고 있는 PMOS 트랜지스터 40을 구비하고 있다. PMOS 트랜지스터 46과 NMOS 트랜지스터 52는 노드 N3의 전위에 따라 서로 상보적으로 동작하며, PMOS 트랜지스터 43과 NMOS 트랜지스터 49는 노드 N4의 전위에 따라 서로 상보적으로 동작한다. 또한 NMOS 트랜지스터 49 및 52의 드레인 단자는 NMOS 트랜지스터 55와 공통으로 접속하고 있다.The latch amplifier 250 includes PMOS transistors 43 and 46 and NMOS transistors 49 and 52, and a PMOS transistor 40 having a source terminal connected to a power supply voltage terminal and a gate terminal connected to a ground voltage terminal. The PMOS transistor 46 and the NMOS transistor 52 operate complementarily with each other according to the potential of the node N3, and the PMOS transistor 43 and the NMOS transistor 49 operate complementarily with each other according to the potential of the node N4. The drain terminals of the NMOS transistors 49 and 52 are connected in common to the NMOS transistor 55.
기준 신호 입력부 300은 PMOS 트랜지스터 58을 구비하고 있으며, PMOS 트랜지스터 58의 게이트 단자와 소오스 단자에는 데이타 입력 버퍼 제어 클럭 CNT 및 기준 전압 Vref가 각각 인가된다. 또한, 외부신호 입력부 400은 PMOS 트래지스터 61을 구비하고 있으며, PMOS 트랜지스터 61의 게이트 단자와 소오스 단자에는 데이타 입력 버퍼 제어 클럭 CNT 및 외부 입력 신호 G3가 각각 인가된다.The reference signal input unit 300 includes a PMOS transistor 58, and a data input buffer control clock CNT and a reference voltage Vref are applied to the gate terminal and the source terminal of the PMOS transistor 58, respectively. In addition, the external signal input unit 400 includes a PMOS transistor 61, and a data input buffer control clock CNT and an external input signal G3 are applied to the gate terminal and the source terminal of the PMOS transistor 61, respectively.
제4도에 도시된 바와 같이 반전 로우 어드레스 스트로브 신호가 논리 “하이”에서 논리 “로우”로 천이하면 데이타 입력 버퍼 제어 클럭 CNT는 논리 “로우”에서 논리 “로우”로 천이한다. 이러한 데이타 입력 버퍼 제어 클럭 CNT는 통상적인 인버터 체인을 통하여 발생된다. 데이타 입력 버퍼 제어 클럭 CNT는 반전 로우 어드레스 스트로브 신호가 활성화 상태로 되는 일정 순간에서만 논리 “로우” 상태를 가진다.Inverted row address strobe signal as shown in FIG. Transitions from logic "high" to logic "low", the data input buffer control clock CNT transitions from logic "low" to logic "low". This data input buffer control clock CNT is generated via a typical inverter chain. Data Input Buffer Control Clock CNT Inverts Low Address Strobe Signal Has a logical "low" state only at certain moments when it becomes active.
제3도에 도시된 PMOS 트랜지스터 58, 61의 소오스 단자에는 각각 기준전압 Vref 및 TTL 레벨의 외부 입력 신호 G3가 인가되며, 논리 “로우” 상태의 데이타 입력 버퍼 제어 클럭 CNT는 PMOS 트랜지스터 58 및 61의 게이트 단자로 인가된다. 통상적으로 기준전압 Vref은 1.6V이며, 외부입력 신호 G3는 2.4V이다. 물론 이러한 전압치는 최적의 실시예로서 제시되는 값인 것은 자명하다.The external input signal G3 of the reference voltage Vref and TTL level is applied to the source terminals of the PMOS transistors 58 and 61 shown in FIG. 3, and the data input buffer control clock CNT in the logic "low" state is applied to the PMOS transistors 58 and 61. It is applied to the gate terminal. Typically, the reference voltage Vref is 1.6V and the external input signal G3 is 2.4V. Of course, it is obvious that such a voltage value is presented as an optimal embodiment.
이러한 경우 제3도에 도시된 비교감지부 350의 동작은 다음과 같다. 종래의 기술에 의한 통상적인 반도체 메모리 장치의 전원전압은 5V이다. 따라서, PMOS 트랜지스터 28의 게이트-소오스 전압 VGS는 -34V이며, PMOS 트랜지스터 31의 게이트-소오스 전압 VGS는 -26V이다. 즉, PMOS 트랜지스터 28의 게이트-소오스 전압의 절대값 │VGS│는 3.4V이며, PMOS 트랜지스터 31의 게이트-소오스 전압의 절대값 │VGS│는 2.6V로서, PMOS 트랜지스터 28의 게이트-소오스 전압의 절대값 │VGS│와 PMOS 트랜지스터 31의 게이트-소오스 전압의 절대값 │VGS│의 차이는 0.8V이다. 이러한 경우, PMOS 트랜지스터 28의 드레인 단자의 전위가 PMOS 트랜지스터 31의 드레인 단자의 전위보다 더 높으므로, 출력 노드 N5의 전위는 논리 “로우”의 상태로 설정된다. 그러므로, 인버터 15, 18 및 21을 통하여 논리 “하이” 상태의 출력신호 B3가 출력된다.In this case, the operation of the comparison detector 350 shown in FIG. 3 is as follows. The power supply voltage of a conventional semiconductor memory device according to the prior art is 5V. Accordingly, the gate-source voltage V GS of the PMOS transistor 28 is -34V, and the gate-source voltage V GS of the PMOS transistor 31 is -26V. That is, the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 is 3.4 V, and the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 is 2.6 V, which is the gate-source voltage of the PMOS transistor 28. is the absolute value of the source voltage │V difference GS │ is 0.8V - the absolute value │V │ GS and the gate of the PMOS transistor 31. In this case, the potential of the drain terminal of the PMOS transistor 28 is higher than the potential of the drain terminal of the PMOS transistor 31, so that the potential of the output node N5 is set to a logic "low" state. Therefore, output signals B3 in a logic "high" state are output via inverters 15, 18 and 21.
그러나 최근에 이르러 대부분의 반도체 메모리 장치는 전원전압이 약 3.3V 또는 그 이하의 저전원전압에 의해 동작한다. 인가되는 전원전압이 약 33V인 경우, PMOS 트랜지스터 28의 게이트-소오스 전압, VGS는 -1.7V이며, PMOS 트랜지스터 31의 게이트-소오스 전압 VGS는 -0.9V이다. 따라서 PMOS 트랜지스터 28의 게이트-소오스 전압의 절대값 │VGS│는 1.7V이며, PMOS 트랜지스터 31의 게이트-소오스 전압의 절대값 │VGS│는 0.9V이다. 이러한 경우 PMOS 트랜지스터 28의 게이트-소오스 전압의 절대값 │VGS│와 PMOS 트랜지스터 31의 게이트-소오스 전압의 절대값 │VGS│의 차이는 0.8V이다. 전원전압이 3.3V인 경우, PMOS 트랜지스터 28의 게이트-소오스 전압의 절대값 │VGS│와 PMOS 트랜지스터 31의 게이트-소오스 전압의 절대값 │VGS│의 차이는 전원전압이 5V인 경우와 동일하나, PMOS 트랜지스터 28의 게이트-소오스 전압 VGS와 PMOS 트랜지스터 31의 게이트-소오스 전압 VGS는 그 자체가 적은 값이므로 비교 감지부 350은 양단의 전류 비교를 용이하게 수행할 수 없게 된다.Recently, however, most semiconductor memory devices operate with a low power supply voltage of about 3.3V or less. When the applied power supply voltage is about 33V, the gate-source voltage V GS of the PMOS transistor 28 is -1.7V, and the gate-source voltage V GS of the PMOS transistor 31 is -0.9V. Therefore, the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 is 1.7 V, and the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 is 0.9V. In this case, the difference between the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 and the absolute value | V GS | of the gate-source voltage of the PMOS transistor 28 is 0.8V. When the power supply voltage is 3.3V, the difference between the absolute value of the gate-source voltage of the PMOS transistor 28 | V GS | and the absolute value of the gate-source voltage of the PMOS transistor 31 | V GS | is the same as that of the 5V power supply voltage. one, PMOS transistor 28, the gate of the gate-source voltage V GS of the transistor 31 and the PMOS-source voltage V GS is that because it is itself a small comparison value detecting unit 350 is not possible to easily perform the comparison of the current at both ends.
따라서, 본 발명에서는 래치 증폭부 250을 비교감지부 350와 병렬로 연결하여 노드 N3 및 노드 N4의 전위를 감지하여 증폭한다. 이러한 래치 증폭부 250의 구조와 동작은 당해 분야에 통상의 지식을 가진 자는 용이하게 이해 할 수 있을 것이다.Therefore, in the present invention, the latch amplifier 250 is connected in parallel with the comparison detector 350 to sense and amplify the potentials of the nodes N3 and N4. The structure and operation of the latch amplifier 250 will be readily understood by those skilled in the art.
래치 증폭부 250의 노드 N3에는 노드 N4보다 상대적으로 더 높은 고전위가 설정되며, 이로 인하여 PMOS 트랜지스터 46과 NMOS 트랜지스터 52는 노드 N3에 설정되는 전위에 따라 서로 상보적으로 동작하며, PMOS 트랜지스터 43과 NMOS 트랜지스터 49는 노드 N4에 설정되는 전위에 따라 서로 상보적으로 동작을 하여 노드 N3는 초기에 설정된 전압보다 더 높은 전위를 유지하게 되고, 노드 N4는 초기에 설정된 전압보다 더 낮은 전위를 유지하게 된다. 이와 같이 래치 증폭부 250의 노드 N3 및 노드 N4에 설정된 전압은 감지증폭부 350으로 인가된다.The node N3 of the latch amplifier 250 is set to have a relatively higher high potential than the node N4. As a result, the PMOS transistor 46 and the NMOS transistor 52 operate complementarily with each other according to the potential set at the node N3. The NMOS transistor 49 operates complementary to each other according to the potential set at the node N4 so that the node N3 maintains a potential higher than the initially set voltage, and the node N4 maintains a potential lower than the initially set voltage. . As such, the voltages set at the nodes N3 and N4 of the latch amplifier 250 are applied to the sense amplifier 350.
이와 같은 본 발명에 의한 데이타 입력 버퍼에 의하여 저전원전압에서도 고속 동작이 가능하며 오동작을 일으키지 않는 효과가 있다.The data input buffer according to the present invention enables high speed operation even at low power supply voltage, and does not cause malfunction.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930007848A KR950009852B1 (en) | 1993-05-07 | 1993-05-07 | Data input buffer of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930007848A KR950009852B1 (en) | 1993-05-07 | 1993-05-07 | Data input buffer of semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR950009852B1 true KR950009852B1 (en) | 1995-08-29 |
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ID=19355090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930007848A KR950009852B1 (en) | 1993-05-07 | 1993-05-07 | Data input buffer of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950009852B1 (en) |
-
1993
- 1993-05-07 KR KR1019930007848A patent/KR950009852B1/en not_active IP Right Cessation
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