KR950009391B1 - Semiconductor memory device with the circuit of refresh-shortened in data retension mode - Google Patents
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Abstract
Description
제1도는 이 발명의 실시예에 따른 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치의 전체 블럭도.1 is an overall block diagram of a semiconductor memory device having a refresh short circuit in a data retention mode according to an embodiment of the present invention.
제2도는 데이터 보유 모드에서의 리프레시 사이클을 나타낸 타이밍도.2 is a timing diagram showing a refresh cycle in the data retention mode.
제3도는 이 발명의 실시예에 따른 리프레시 사이클 제어부의 상세 회로도.3 is a detailed circuit diagram of a refresh cycle control unit according to an embodiment of the present invention.
제4도는 이 발명의 실시예에 따른 워드라인 부스팅 레벨 생성부의 상세회로도.4 is a detailed circuit diagram of a word line boosting level generator according to an exemplary embodiment of the present invention.
본 발명의 데이터 보유 모드(data retention mode)에서의 리프레시(refresh)단축회로를 갖춘 반도체 메모리 장치에 관한 것으로, 더욱 상세하게 말하자면 데이터 보유 모드에서의 리프레시 실행 회수를 단축시킴으로써 반도체 메모리 장치의 전력소모의 줄이는 동시에 리프레시 단축으로 인한 워드라인 부스팅 레벨의 저하를 방지시킨 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device having a refresh short circuit in a data retention mode, and more particularly, to reducing power consumption of a semiconductor memory device by shortening the number of times of refresh execution in the data retention mode. The present invention relates to a semiconductor memory device which reduces the word line boosting level due to a reduction in refresh rate.
반도체 메모리 장치는 일반적으로 롬(Read Only Memory, ROM)과 램(Random Access Memory, RAM)으로 구분될 수 있으며, 램은 다시 메모리 셀(memory cell)이 플립플롭(flip-flop)으로 구성된 에스램(Static Random Access Memory, SRAM)과 메모리 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된 디램(Dynamic Random Access Memory, DRAM)과, 메모리 셀은 디램과 같이 하나의 트랜지스터와 하나의 커패시터로 이루어져 있으나 주변 회로는 에스램과 같은 억세스 방식의 구조로 이루어진 의사 에스램(Pseudo Static Random Access Memory, PSRAM)으로 구분된다.A semiconductor memory device may be generally classified into a read only memory (ROM) and a random access memory (RAM), and the RAM may be an SRAM in which a memory cell is flip-flop. Dynamic Random Access Memory (DRAM) and memory cells are composed of one transistor and one capacitor, and the memory cell is composed of one transistor and one capacitor like DRAM, but the peripheral circuit Is divided into pseudo static random access memory (PSRAM) having an access structure such as SRAM.
상기한 디램이나 의사 에스램과 같이 메모리 셀의 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리는 시간이 흐르면 메모리 셀에 저장된 기억 내용이 지워지므로 일정한 주기마다 메모리 셀을 재충전시켜야 하는데 이러한 재충전과정을 리프레시 사이클이라 한다.Like the DRAM or pseudo SRAM, a memory composed of one transistor and one capacitor of a memory cell erases the memory stored in the memory cell over time, and thus, the memory cell must be recharged at regular intervals. This is called.
종래에는 디램이나 의사 에스램과 같이 리프레시 사이클을 필요로하는 반도체 메모리 장치의 리프레시 사이클이 정상 억세스 모드(normal access mode)와 데이터 보유 모드에서 서로 동일하므로, 데이터 보유 모드에서 리프레시 실행회수를 단축할 경우에 리프레시 실행 회수를 단축한 만큼 같은 시간 동안에 주변 회로들의 동작 회수를 줄여서 전력 소모를 줄일 수가 있으나, 리프레시 실행 회수를 단축하지 않음으로써 전력의 소모를 크게 하는 단점이 있다. 또한 데이타 보유 모드에서 리프레시 실행 회수를 단축할 경우, 리프레시 실행 회수가 줄어든 만큼 한번에 리프레시해야 하는 메모리 셀의 수를 증가시킴으로써 워드라인의 부스팅 레벨(boosting level)의 저하로 인한 비트라인의 센싱 마진(sensing margin)을 악화시키는 단점이 있다.In the related art, since the refresh cycle of a semiconductor memory device requiring a refresh cycle such as a DRAM or a pseudo SRAM is the same in a normal access mode and a data retention mode, the refresh execution time in the data retention mode is shortened. As the number of refresh executions is shortened, power consumption can be reduced by reducing the number of operations of peripheral circuits in the same time. However, there is a disadvantage in that power consumption is increased by not reducing the number of refresh executions. In addition, if the refresh execution count is shortened in the data retention mode, the sensing margin of the bit line due to the decrease in the boosting level of the word line is increased by increasing the number of memory cells that must be refreshed at one time as the refresh execution count is reduced. There is a disadvantage of worsening margins.
따라서 이 발명의 목적은 상기한 종래의 단점을 해결하기 위한 것으로서, 리프레시 사이클을 필요로하는 반도체 메모리 장치의 데이터 보유 모드에서의 리프레시 실행 회수를 단축시킴으로써 반도체 메모리 장치의 전력소모를 절감시킨 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned disadvantages, and to reduce the power consumption of the semiconductor memory device by reducing the number of refresh executions in the data retention mode of the semiconductor memory device requiring a refresh cycle. To provide a semiconductor memory device having a refresh short circuit in the.
이 발명의 다른 목적은 데이타 보유 모드에서의 리프레시 실행 회수를 단축할 경우에 저하되는 워드라인의 부스팅 레벨을 높여줌으로써 비트라인의 센싱마진의 악화를 방지한 데이터 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치를 제공하는데 있다.Another object of the present invention is to provide a semiconductor with a refresh short circuit in the data retention mode which prevents the deterioration of the bit line sensing margin by increasing the boosting level of the word line which decreases when the number of refresh executions in the data retention mode is shortened. It is to provide a memory device.
상기한 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 리프레시 사이클을 필요로 하는 반도체 메모리 장치에 있어서, 로우 어드레스 신호와 셀프 리프레시 신호를 입력신호로 하여 입력신호로 부터 데이터 보유 모드에서의 리프레시 실행 회수를 단축시키는 리프레시 사이클 제어수단과 ; 셀프 리프레시 신호와 클럭 인에이블 신호를 입력신호로 하여, 상기 입력신호에 따라 저장 용량을 충전시킴으로써 데이타 보유 모드일 때 워드라인의 부스팅 레벨을 높여주는 워드라인 부스팅 레벨 생성수단과 ; 메모리 셀 어레이, 로우 및 컬럼 디코더, 센스 앰프 등과 같은 주변 회로를 포함한 메모리 수단으로 이루어져 있으며, 상기 리프레시 사이클 제어부에 의해 선택되는 워드라인에 상기 워드라인 부스팅 레벨 생성수단으로부터 입력되는 신호를 공급하는 메모리 수단으로 이루어진다.As a means for achieving the above object, the configuration of the present invention is a semiconductor memory device requiring a refresh cycle, wherein the refresh operation is executed in the data holding mode from the input signal using the row address signal and the self refresh signal as input signals. Refresh cycle control means for shortening the number of times; Word line boosting level generating means for raising the boosting level of the word line in the data retention mode by charging the storage capacity according to the input signal using the self refresh signal and the clock enable signal as input signals; A memory means including peripheral circuits such as a memory cell array, a row and column decoder, a sense amplifier, and the like, the memory means for supplying a signal input from the word line boosting level generating means to a word line selected by the refresh cycle controller; Is done.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 이 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention in detail.
제1도는 이 발명의 실시예에 따른 데이타 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치의 전체 블럭도이다.1 is an overall block diagram of a semiconductor memory device having a refresh short circuit in the data retention mode according to the embodiment of the present invention.
제1도에 도시되어 있듯이 이 발며의 실시예에 따른 데이타 보유 모드에서의 리프레시 단축회로를 갖춘 반도체 메모리 장치의 구성은, 어드레스 버스의 로우 어드레스 신호와 셀브 리프레시 신호(øself)를 입력신호로 하여 데이터 보유모드일때 리프레시 실행 회수를 단축시키는 리프레시 사이클 제어부(1)와 셀프 리프레시 신호(øself)와 클럭 인에이블 신호(øce)와 프리 차아지 신호(øpre)와 출력 디스에이블 신호(ødis)를 입력신호로 하여 워드라인의 부스팅 레벨을 높여 주는 워드라인 부스팅 레벨 생성부(2)와, 리프레시 사이클 제어부(1)와 워드라인 부스팅 레벨 생성부(2)에 연결되어 있고 내부는 메모리 셀 어레이와 로우 및 컬럼 디코더와 센스 앰프로 구성되어 있는 메모리부(3)로 이루어진다.As shown in FIG. 1, the configuration of the semiconductor memory device having the refresh short circuit in the data retention mode according to the embodiment of the present invention is based on the row address signal of the address bus and the selvage refresh signal? Self as input signals. In the holding mode, the refresh cycle control unit 1 for reducing the number of refresh executions, the self refresh signal øself, the clock enable signal øce, the precharge signal øpre, and the output disable signal ødis are input signals. Connected to the word line boosting level generator 2 and the refresh cycle controller 1 and the wordline boosting level generator 2 to increase the boosting level of the word line. And a memory unit 3 composed of a sense amplifier.
제2도는 데이타 보유 모드에서의 리프레시 사이클을 나타낸 타이밍도이다.2 is a timing diagram showing a refresh cycle in the data retention mode.
제2도에 도시되어 있듯이, 칩 인에이블 신호(/CE)가 하이상태가 된 후 리프레시 신호(/RFSH)가 로우상태가 되면 반도체 메모리 장치는 데이터 보유모드로 전환되며, 메모리 리프레시 신호(/RFSH)가 로우상태가 된 후 일정한 시간(Ts) 뒤에 셀프 리프레시 신호(øself)가 하이상태가 되면서 인에이블된다.As shown in FIG. 2, when the refresh signal / RFSH becomes low after the chip enable signal / CE becomes high, the semiconductor memory device enters the data retention mode and the memory refresh signal / RFSH. After a low time, the self refresh signal øself becomes high after a predetermined time Ts and is enabled.
제3도는 이 발명의 실시예에 따른 리프레시 사이클 제어부의 상세회로도이다.3 is a detailed circuit diagram of the refresh cycle control unit according to the embodiment of the present invention.
제3도에 도시되어 있듯이 이 발명의 실시예에 따른 리프레시 사이클 제어부(1)의 구성은, 셀프 리프레시 신호선(øself)에 입력단자가 연결된 제1인버터(inverter)(111)와, 로우 어드레스의 최상위 비트라인(RAMSB)과 제1인버터(I11)의 출력단자에 각각의 입력단자가 연결된 제1NAND게이트(G11)와, 로우 어드레스의 상보 최상위 비트라인(/RA MSB)과 제1인버터(G11)의 출력단자에 각각의 입력단자가 연결된 제2NAND게이트(G12)와, 제1NAND게이트(G11)의 출력단자에 입력단자가 연결된 제2인버터(I12)와, 제2NAND게이트(G12)의 출력단자에 입력단자가 연결된 제3인버터(I13)로 이루어진다.As shown in FIG. 3, the configuration of the refresh cycle control unit 1 according to the embodiment of the present invention includes a first inverter 111 having an input terminal connected to the self-refresh signal line øself, and the highest value of a row address. The first NAND gate G11 connected to the input terminal of the bit line RAMSB and the output terminal of the first inverter I11, and the complementary most significant bit line / RA MSB of the row address and the first inverter G11. Input to a second NAND gate G12 having respective input terminals connected to an output terminal, a second inverter I12 having an input terminal connected to an output terminal of the first NAND gate G11, and an output terminal of the second NAND gate G12. It consists of a third inverter (I13) connected to the terminal.
이 발명의 실시예에서는 로우 어드레스의 최상위 비트라인 하나만을 실시예로 하고 있으나 이 발명의 기술적 범위는 여기에 한정되지 않고, 리프레시 실행 회수의 단축 회수의 단축 정도에 따라 로우 어드레스 라인 수의 확장이 가능하다.In the embodiment of the present invention, only one most significant bit line of the row address is used as an embodiment, but the technical scope of the present invention is not limited thereto, and the number of row address lines can be expanded according to the degree of reduction of the number of times of refresh execution. Do.
즉, 로우 어드레스의 최상위 비트라인 하나만을 사용할 경우에 리프레시 실행회수가 1/2로 단축되지만, 로우 어드레스의 최상위 비트라인과 차상위 비트라인으로 된 2개의 어드레스 라인으로 확장할 경우에 리프레시 실행 회수가 1/4로 단축되고, 로우 어드레스의 상위 3개 비트라인으로 확장할 경우에 리프레시 실행회수가 1/8로 단축되는 등과 같이 필요에 따라 로우 어드레스 라인 수의 확장이 가능하다.In other words, when only one most significant bit line of a row address is used, the number of refresh executions is reduced to 1/2, but the number of refresh executions is 1 when expanding to two address lines of the most significant bit line and the next higher bit line of the row address. The number of row address lines can be extended as needed, such as being shortened to / 4 and extending to the upper three bit lines of a row address, such as a refresh execution frequency being reduced to 1/8.
상기한 구성에 의한 이 발명의 실시예에 따른 리프레시 사이클 제어부의 동작은 다음과 같다.The operation of the refresh cycle control unit according to the embodiment of the present invention having the above configuration is as follows.
셀프 리프레시 신호(øself)가 로우상태일 때 제1인버터(I11)의 출력은 하이상태가 되므로 리프레시 사이클 제어부(1)의 출력은 입력신호인 로우 어드레스의 최상위 비트라인 신호(RA MSB)와 로우 어드레스의 상보 최상위 비트라인 신호(/RA MSB)가 된다.When the self refresh signal øself is in the low state, the output of the first inverter I11 becomes high, so the output of the refresh cycle control unit 1 is the highest bit line signal RA MSB of the row address as the input signal and the row address. Becomes the complementary most significant bit line signal (/ RA MSB).
셀프 리프레시 신호(øself)가 하이상태인 데이타 보유 모드에서 제1인버터(I11)의 출력은 로우상태가 되므로 제1, 제2NAND게이트(G11, G12)의 출력은 모두 하이상태가 되고 따라서 리프레시 사이클 제어부(1)의 출력은 모두 로우상태인 돈케어 상태가 된다.In the data retention mode in which the self refresh signal øself is high, the output of the first inverter I11 becomes low, so that the outputs of the first and second NAND gates G11 and G12 are all high and thus the refresh cycle controller The outputs of (1) are all in a low care state.
이러한 로우 어드레스 최상위 비트라인(RA MSB)의 돈케어 상태는 메모리부(3)의 로우 디코더에서 로우 어드레스 최상위 비트라인(RA MSB)의 상태에 따라 인에이블되는 워드라인을 항상 인에이블되게 함으로써 메모리부(3)의 모든 메모리 셀을 리프레시하는 데는 2(로우어드레스비트의 수)-1로 단축된 리프레시 실행 회수만이 필요하다.The don care state of the row address most significant bit line RA MSB is always enabled by the row decoder of the memory unit 3 according to the state of the row address most significant bit line RA MSB. To refresh all the memory cells in (3), only the number of refresh executions reduced to 2 (the number of low address bits) -1 is required.
따라서 로우 어드레스 라인의 최상위 비트라인을 돈케어시킬 때 데이터 보유 모드에서의 메모리 리프레시 실행 회수를 1/2로 단축할 수가 있다.Therefore, when the most significant bit line of the row address line is money-careed, the number of memory refresh executions in the data retention mode can be reduced to 1/2.
제4도는 이 발명의 실시예에 따른 워드라인 부스팅 레벨 생성부의 상세회로도이다.4 is a detailed circuit diagram of a word line boosting level generator according to an exemplary embodiment of the present invention.
제4도에 도시되어 있듯이 이 발명의 실시예에 따른 워드라인 부스팅 레벨 생성부의 구성은, 셀프 리프레시 신호선(øself)에 입력단자가 연결된 제4인버터(I21)와, 클럭 인에이블 신호선(øce)에 입력단자가 연결된 제5인버터(I22)와, 제5인버터(I22)의 출력단자에 입력단자가 연결된 제6인버터(I23)와, 셀프 리프레시 신호선(øself)가 제4인버터(I21)의 출력단자 사이에 제어단자가 연결되고 제6인버터(I23)의 출력단자에 입력단자가 연결된 트랜스미션 게이트(G21)와, 제4인버터(I21)의 출력단자에 게이트단자가 연결되고 전원전압(Vcc)에 드레인 단자가 연결되고 트랜스미션 게이트(G21)의 출력단자에 소오스 단자가 연결된 제1전계효과 트랜지스터(Field Effect Transistor, FET)(TR21)와, 전원전압(Vcc)에 드레인 단자가 연결되고 트랜스미션 게이트(G21)의 출력단자에 게이트 단자와 소오스 단자가 연결된 제2전계효과 트랜지스터(TR22), 트랜스미션 게이트(G21)의 출력단자에 한쪽단자가 연결된 제1모스(Metal Oxide Semiconductor, MOS)커패시터(C21)와, 제6인버터(I23)의 출력단자와 제1모스 커패시터(C21)의 다른 한쪽단자 사이에 연결된 제2모스 커패시터(C22)와, 전원전압(Vcc)에 드레인 단자가 연결되고 프리 차아지(precharge) 신호선(øpre)에 게이트 단자가 연결되고, 제1, 제2모스 커패시터(C21, C22)의 접속점에 소오스 단자가 연결된 제2전계효과 트랜지스터(TR23)와, 제1모스 커패시터(C21)와 제2모스 커패시터(C22)의 접속점에 드레인 단자가 연결되고 전원전압(Vss)에 소오스 단자가 연결되고 출력 디스에이블(disable) 신호선(ødis)에 게이트 단자가 연결된 제4전계효과 트랜지스터(TR24)로 이루어지며, 제1모스 커패시터(C21)와 제2모스 커패시터(C22)의 접속점을 출력단자(øWLE)로 한다.As shown in FIG. 4, the configuration of the word line boosting level generator according to the embodiment of the present invention includes a fourth inverter I21 connected to an input terminal connected to the self refresh signal line? Self, and a clock enable signal line? Ce. The fifth inverter I22 to which the input terminal is connected, the sixth inverter I23 to which the input terminal is connected to the output terminal of the fifth inverter I22, and the self-refresh signal line øself are output terminals of the fourth inverter I21. Transmission gate G21 connected with a control terminal connected to the output terminal of the sixth inverter I23 and a gate terminal connected to the output terminal of the fourth inverter I21 and drained to the power supply voltage Vcc. A first Field Effect Transistor (FET) TR21 having a terminal connected thereto and a source terminal connected to an output terminal of the transmission gate G21, a drain terminal connected to a power supply voltage Vcc, and a transmission gate G21. Gate terminal to the output terminal of Outputs of the second field effect transistor TR22 connected to the source terminal, the first metal capacitor CMOS connected to one terminal of the output terminal of the transmission gate G21, and the sixth inverter I23. The second MOS capacitor C22 connected between the terminal and the other terminal of the first MOS capacitor C21, the drain terminal is connected to the power supply voltage Vcc, and the gate terminal is connected to the precharge signal line øpre. A second field effect transistor TR23 connected to a source terminal of the first and second MOS capacitors C21 and C22, and a connection point of the first MOS capacitor C21 and the second MOS capacitor C22. A fourth field effect transistor TR24 connected to a drain terminal, a source terminal connected to a power supply voltage Vss, and a gate terminal connected to an output disable signal line ødis; and a first MOS capacitor C21. And connection point of the second MOS capacitor C22 And the output terminal (øWLE).
상기한 트랜스미션 게이트(G21)는 NMOS와 PMOS의 전계효과 트랜지스터를 서로 연결한 것으로서, 게이트 단자를 제어단자로 하면서 드레인 단자를 입력단자로 하고 또한 소오스 단자를 그 출력단자로 하고 있다.The above-described transmission gate G21 connects the NMOS and PMOS field effect transistors to each other. The transmission gate G21 uses a gate terminal as a control terminal, a drain terminal as an input terminal, and a source terminal as its output terminal.
상기한 구성에 의한 이 발명의 실시예에 따른 워드라인 부스팅 레벨 생성부의 동작은 다음과 같다.The operation of the word line boosting level generator according to the embodiment of the present invention having the above configuration is as follows.
전원전압(Vcc)이 인가되면 제3전계효과 트랜지스터(TR23)은 프리 차아지 신호(øpre)에 의해 턴온됨으로써 출력단자(øWLE)를 프리 차아지시킨다. 이 경우에 출력 디스에이블 신호(ødis)가 제4전계효과 트랜지스터(TR24)의 게이트 단자에 인가되면 제4전계효과 트랜지스터(TR24)가 턴온됨에 따라 출력신호(øWLE)가 로우상태로 풀다운되어 디스에이블됨으로써, 어떤 상태하에서도 출력 디스에이블 신호(ødis)를 이용하여 출력신호(øWLE)를 디스에이블시킬 수 있다.When the power supply voltage Vcc is applied, the third field effect transistor TR23 is turned on by the precharge signal øpre to precharge the output terminal øWLE. In this case, when the output disable signal ødis is applied to the gate terminal of the fourth field effect transistor TR24, as the fourth field effect transistor TR24 is turned on, the output signal øWLE is pulled down to the low state and disabled. Thus, the output signal? WLE can be disabled using the output disable signal? Dis under any state.
제1전계효과 트랜지스터(TR23)가 턴온 상태이고 제2전계효과 트랜지스터(TR24)가 턴오프 상태일 경우에, 로우상태의 셀프 리프레시 신호(øself)가 제4인버터(I21)의 입력단자에 인가되면 제4인버터(I21)의 출력신호는 하이상태가 되므로 트랜스미션 게이트(G21)의 PMOS의 게이트 단자에는 하이상태의 신호가 입력되고 NMOS의 게이트 단자에는 로우상태의 신호가 입력된다. 따라서 반도체 메모리 장치가 데이터 보유모드가 아닐 경우에 트랜스미션 게이트(G21)는 턴오프된다.When the first field effect transistor TR23 is turned on and the second field effect transistor TR24 is turned off, when the low self-refresh signal øself is applied to the input terminal of the fourth inverter I21. Since the output signal of the fourth inverter I21 becomes high, the high signal is input to the gate terminal of the PMOS of the transmission gate G21 and the low signal is input to the gate terminal of the NMOS. Accordingly, when the semiconductor memory device is not in the data retention mode, the transmission gate G21 is turned off.
트랜스미션 게이트(G21)가 턴오프되면, 제4, 제5인버터(I22, I23)를 거친 클럭 인에이블 신호(øce)가 트랜스미션 게이트(G21)를 통과하지 못하며 이와 동시에 제2모스 커패시터(C22)로 입력된다. 이 경우에 제2모스 커패시터(C22)의 용량에 따라 출력신호(øWLE)의 레벨이 일정한 값만큼 더해짐으로써 워드라인의 부스팅 레벨이 된다.When the transmission gate G21 is turned off, the clock enable signal? Ce passing through the fourth and fifth inverters I22 and I23 may not pass through the transmission gate G21 and at the same time to the second MOS capacitor C22. Is entered. In this case, according to the capacity of the second MOS capacitor C22, the level of the output signal? WLE is added by a predetermined value to become the boost level of the word line.
출력신호(øWLE)의 레벨이 상승하게 되면 제1모스 커패시터(C21)를 거쳐서 n노드의 전위도 함께 상승하게 되는데, n노드의 전위가 상승하게 되면 제2전계효과 트랜지스터(TR22)가 턴온됨으로써 n노드의 전위가 일정한 레벨을 유지하도록 한다.When the level of the output signal øWLE increases, the potential of the n node also rises through the first MOS capacitor C21. When the potential of the n node increases, the second field effect transistor TR22 is turned on so that n Ensure that the potential of the node is at a constant level.
제1전계효과 트랜지스터(TR23)가 턴온 상태이고 제2전계효과 트랜지스터(TR24)가 턴오프 상태일 경우에, 하이상태의 셀프 리프레시 신호(øself)가 제4인버터(I21)의 입력단자에 인가되면 제4인버터(I21)의 출력신호는 로우상태가 되므로 트랜스미션 게이트(G21)의 PMOS의 게이트 단자에는 로우상태의 신호가 입력되고 NMOS의 게이트 단자에는 하이상태의 신호가 입력된다. 따라서 반도체 메모리 장치가 데이터 보유모드일 경우에 트랜스미션 게이트(G21)가 턴온된다.When the first field effect transistor TR23 is turned on and the second field effect transistor TR24 is turned off, when the high self-refresh signal øself is applied to the input terminal of the fourth inverter I21. Since the output signal of the fourth inverter I21 is in a low state, a low state signal is input to the gate terminal of the PMOS of the transmission gate G21 and a high state signal is input to the gate terminal of the NMOS. Therefore, the transmission gate G21 is turned on when the semiconductor memory device is in the data retention mode.
트랜스미션 게이트(G21)가 턴온되면, 제4, 제5인버터(I22, I23)를 거친 클럭 인에이블 신호(øce)가 트랜스미션 게이트(G21)를 통과하며 이와 동시에 제2모스 커패시터(C22)로 입력된다. 이 경우에 n노드의 전위가 상승하게 되므로 제1, 제2모스 커패시터(C21, C22L)를 통과한 전위가 출력신호(øWLE)가 된다.When the transmission gate G21 is turned on, the clock enable signal? Ce passing through the fourth and fifth inverters I22 and I23 passes through the transmission gate G21 and is simultaneously input to the second MOS capacitor C22. . In this case, since the potential of the n-node rises, the potential passing through the first and second MOS capacitors C21 and C22L becomes the output signal? WLE.
상기한 출력신호(øWLE)의 레벨은 제1, 제2모스 커패시터(C21, C22)의 용량에 의해 결정되어지며 제1모스 커패시터(C21)를 이용하여 출력신호(øWLE)의 레벨을 높임으로써, 데이터 보유 모드에서 리프레시 실행 회수가 줄어든 만큼 한번에 부스팅해야 하는 워드라인의 수가 증가함으로써 발생되는 워드라인 부스팅 레벨의 저하를 방지할 수가 있다.The level of the output signal øWLE is determined by the capacities of the first and second MOS capacitors C21 and C22, and the level of the output signal øWLE is increased by using the first MOS capacitor C21. As the number of refresh executions decreases in the data retention mode, the decrease in the word line boosting level caused by the increase in the number of word lines that must be boosted at one time can be prevented.
이상에서와 같이 이 발명의 실시예에서, 리프레시 사이클을 필요로하는 반도체 메모리 장치의 데이터 보유 모드에서의 리프레시 실행 회수를 단축시키고, 데이터 보유 모드에서의 리프레시 실행 회수를 단축할 경우에 저하되기 쉬운 워드라인의 부스팅 레벨을 높여줌으로써 비트라인의 센싱 마진의 악화를 방지할 수 있는 효과를 가진 데이타 보유 모드에서의 리프레시 단축 회로를 갖춘 반도체 메모리 장치를 제공할 수가 있다.As described above, in the embodiment of the present invention, the word that tends to decrease when the number of refresh executions in the data retention mode of the semiconductor memory device requiring the refresh cycle is shortened and the number of refresh executions in the data retention mode is shortened. It is possible to provide a semiconductor memory device having a refresh short circuit in the data retention mode having an effect of preventing the deterioration of bit line sensing margins by increasing the line boost level.
이 발명의 이러한 효과는, 리프레시 사이클을 필요로 하는 반도체 메모리 장치에 있어서 데이타 보유 모드에서의 리프레시 실행 회수를 감소하고자 할 경우에 이용될 수가 있다.This effect of the present invention can be used when the number of refresh executions in the data retention mode is to be reduced in a semiconductor memory device requiring a refresh cycle.
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