KR950006592A

KR950006592A - Low Power Consumption Pipeline Processing Unit

Info

Publication number: KR950006592A
Application number: KR1019940019172A
Authority: KR
Inventors: 다까시 나까야마
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤(Nec Corporation)
Priority date: 1993-08-03
Filing date: 1994-08-03
Publication date: 1995-03-21
Also published as: US5974555A; JPH0744265A; KR0126870B1; EP0638858A1; JP2636695B2

Abstract

직렬로 연결된 복수의 스테이지(ST₁, ST₂, …)를 구비하는 파이프라인 프로세싱 장치에서, 복수의 클럭 신호(CLK1, CLK2, …)가, 스테이지에 개별적으로 공급된다. 이 클럭 신호는 개별적으로 정지될 수 있다.In a pipeline processing apparatus having a plurality of stages ST ₁ , ST ₂ ,... Connected in series, a plurality of clock signals CLK1, CLK2,... Are supplied to the stages individually. This clock signal can be stopped individually.

Description

전력 소비가 작은 파이프라인 프로세싱 장치Low Power Consumption Pipeline Processing Unit

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음Since this is an open matter, no full text was included.

제4도는 본 발명에 따른 파이프라인 프로세싱 장치의 제1실시예를 도시하는 회로도.4 is a circuit diagram showing a first embodiment of a pipeline processing apparatus according to the present invention.

제5A도 내지 제5K도는 제4도 회로의 동작을 도시하는 타이밍도.5A to 5K are timing diagrams showing the operation of the circuit of FIG.

Claims

파이프라인 프로세싱 장치에 있어서, 직렬로 연결된 복수의 스테이지(ST₁, ST₂, …)와 상기 스테이지에 연결되어 있고, 각 클럭 신호가 상기 스테이지중 한 스테이지를 동작시키기 위한 것인 복수의 클럭 신호(CLK1, CLK2, …)를 발생하고, 이 클럭 신호를 상기 스테이지에 개별적으로 전송하기 위한 클럭 신호 발생 수단을 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.In a pipeline processing apparatus, a plurality of stages (ST ₁ , ST ₂ ,...) Connected in series and a plurality of clock signals, each clock signal being for operating one of the stages ( CLK1, CLK2, ..., and a pipeline processing apparatus comprising clock signal generating means for separately transmitting this clock signal to the stage.

제1항에 있어서, 상기 클럭 신호 발생 수단은 상기 클럭 신호의 발생을 개별적으로 정지시키기 위해 상기 장치의 동작을 정지시키기 위한 스톨 신호(stall signal)(STL)를 수신하는 것을 특징으로 하는 파이프라인 프로세싱 장치.The pipeline processing according to claim 1, wherein the clock signal generating means receives a stall signal (STL) for stopping the operation of the apparatus to individually stop the generation of the clock signal. Device.

제1항에 있어서, 상기 클럭 신호 발생 수단은 복수의 스톨 신호(STL1, STL2, …)를 발생하기 위한 복수의 스톨 신호 발생 수단(stall signal generating means)과 각각의 게이트 회로가 상기 스톨 신호 발생 수단중 한 개에 연결되어 있고, 상기 각 게이트 회로가 공통 클럭 신호(CLK)와 상기 스톨 신호중 한 개의 스톨 신호를 수신하고, 상기 스톨 신호중 한 스톨 신호에 따라 공통 클럭 신호를 통과하게 하는 복수의 게이트 회로(G₁, G₂, …)를 구비하는 것을 특징으로 하는 파이프 라인 프로세싱 장치.2. The stall signal generating means according to claim 1, wherein the clock signal generating means comprises a plurality of stall signal generating means for generating a plurality of stall signals STL1, STL2, ... and each gate circuit. A plurality of gate circuits connected to one of the plurality of gate circuits, each of the gate circuits receiving a common clock signal CLK and a stall signal of one of the stall signals, and passing through a common clock signal according to one of the stall signals; And (G ₁ , G ₂ ,...).

제3항에 있어서, 상기 복수의 스톨 신호 발생 수단은 주(main)스톨 신호(STL)를 수신하고 복수의 스톨 신호를 발생하기 위해 주 스톨 신호를 지연시키기 위한 직렬로 연결된 복수의 지연 회로를 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.4. The apparatus of claim 3, wherein the plurality of stall signal generating means comprises a plurality of delay circuits connected in series for receiving a main stall signal STL and delaying the main stall signal to generate a plurality of stall signals. Pipeline processing apparatus, characterized in that.

제3항에 있어서, 상기 복수의 스톨 신호 발생 수단은 주 클럭 신호에 의해 결정된 지연 시간 주기를 그 사이에 갖는 복수의 스톨 신호를 발생하기 위해 공통 클럭 신호에 의해 클럭된 직렬로 연결된 복수의 플립플롭(FF₁₀, FF₂₀, …)을 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.4. A plurality of flip-flops connected in series clocked by a common clock signal to generate a plurality of stall signals having a delay time period determined by a main clock signal therebetween. And (FF ₁₀ , FF ₂₀ ,...).

제1항에 있어서, 상기 클럭 신호 발생 수단은 상기 스테이지의 동작에 응답하여 지연 시간 주기를 갖는 복수의 스톨 신호(STL1, STL2, …)를 발생시키기 위한 수단과 논리 연산의 과에 따라 클럭 신호를 발생하기 위해 스톨 신호와 공통 클럭 신호(CLK)사이에서 논리 연산을 수행하기 위한 수단을 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.The clock signal generating means according to claim 1, wherein the clock signal generating means generates a plurality of stall signals (STL1, STL2, ...) having a delay time period in response to an operation of the stage and generates a clock signal in accordance with a logic operation. And means for performing a logic operation between the stall signal and the common clock signal (CLK) to generate.

제2항에 있어서, 상기 스테이지는 다이나믹형(a dynamic type)이고, 상기 장치는 스톨 신호의 발생을 정지시키기 위해 리프레쉬 신호(a refesh signal)(REF)를수신하기 위한 수단을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.3. The apparatus of claim 2, wherein the stage is a dynamic type and the apparatus further comprises means for receiving a refresh signal REF to stop the generation of a stall signal. Pipeline processing apparatus.

제3항에 있어서, 상기 스테이지는 다이나믹형이고, 상기 장치는 스톨 신호의 발생을 정지시키기 위해 리프레쉬 신호(a refresh signal)(REF)를 수신하기 위한 수단을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.4. The pipeline processing of claim 3, wherein the stage is dynamic and the apparatus further comprises means for receiving a refresh signal REF to stop the generation of the stall signal. Device.

제1항에 있어서, 상기 각 스테이지는 각 플립플롭이 클럭 신호중 한 플립플롭에 의해 클럭되는 복수의 플립플롭(FF₁₁, FF₁₂, …, FF₂₁, FF₂₂, …, FF₃₁, FF₃₂, …)과 상기 플립플롭의 출력에 연결된 논리 게이트 조합 회로(C₁, C₂, …)를 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.2. The plurality of flip-flops FF ₁₁ , FF ₁₂ ,..., FF ₂₁ , FF ₂₂ ,..., FF ₃₁ , FF ₃₂ , in which each flip-flop is clocked by one of the clock signals. …) And a logic gate combination circuit (C ₁ , C ₂ ,…) connected to the output of the flip-flop.

제9항에 있어서, 상기 논리 게이트 조합 회로는 클럭 신호중 한 클럭 신호에 의해 클럭되는 다이나믹형인 것을 특징으로 하는 파이프라인 프로세싱 장치.10. The pipeline processing apparatus of claim 9, wherein the logic gate combination circuit is of a dynamic type clocked by one of the clock signals.

제1항에 있어서, 상기 스테이지중 적어도 한 개의 스테이지는 병렬로 연결된 복수의 서브 스테이지(ST₁, ST₁')를 구비하고, 상기 장치는 상기 서브 스테이지중 한 서브 스테이지를 선택하기 위해 디코딩 신호(DEC)를 수신하기 위한 디코딩 수단(G₁, G₁')을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.2. The apparatus of claim 1, wherein at least one of the stages comprises a plurality of sub-stages ST ₁ and ST ₁ 'connected in parallel, the apparatus comprising a decoding signal for selecting one of the sub-stages. And decoding means (G ₁ , G ₁ ′) for receiving DEC).

파이프라인 프로세싱 장치에 있어서, 각 스테이지가 클럭 신호중 한 개의 클럭 신호에 의해 각각 클럭되는 복수의 제1플립플롭(FF₁₁, FF₁₂, …, FF₂₁, FF₂₂, …, FF₃₁, FF₃₂, …)과 상기 플립플롭의 출력에 연결된 논리 게이트 조합 회로(C₁, C₂, …)를 구비하는 직렬로 연결된 복수의 스테이지(ST₁, ST₂, …), 그 사이에 지연 시간(△T)을 갖는 복수의 스톨 신호(STL2, STL2, …)를 발생하기 위해 주 스톨 신호(STL1)를 지연시키기 위한 직렬로 연결된 복수의 제2플립플롭(FF₁₁, FF₂₀, …), 주 크럭 신호에 따라 공통 클럭 신호(CLK)를 통과시키고 상기 스테이지중 제1스테이지의 상기 제1플립플롭으로 통과된 공통 클럭신호를 전송하기 위한 게이트 수단(G₁), 및 스톨 신호중 한 스톨 신호에 따라 공통 클럭 신호를 통과시키고 제1스테이지 다음의 상기 스테이지중 한 스테이지의 상기 제1플립플롭으로 통과된 공통 클럭 신호를 각각 전송하기 위해 상기 제2플립플롭중 한 개의 플립플롭에 각각 연결된 복수의 게이트 수단(G₁, G₃, …)을 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.In the pipeline processing apparatus, a plurality of first flip-flops FF ₁₁ , FF ₁₂ ,..., FF ₂₁ , FF ₂₂ ,..., FF ₃₁ , FF ₃₂ , wherein each stage is clocked by one of the clock signals, respectively. ... and a plurality of stages ST ₁ , ST ₂ , ... connected in series having logic gate combination circuits C ₁ , C ₂ , ... connected to the output of the flip-flop, with a delay time ΔT between them. A plurality of second flip-flops (FF ₁₁ , FF ₂₀ , ...) connected in series for delaying the main stall signal STL1 to generate a plurality of stall signals STL2, STL2,... Gate means G ₁ for passing the common clock signal CLK according to the signal and transmitting the common clock signal passed to the first flip flop of the first stage of the stage, and a common clock according to one of the stall signals. Pass the signal and one of the stages after the first stage For the above Stage claim transmitting the common clock signal passes through the first flip-flop, respectively, characterized in that it comprises a second flip-flop one of the plurality of gate means each connected to a flip-flop of the _{_{(G 1, G 3, ...}} ) Pipeline processing equipment.

제12항에 있어서, 상기 스테이지중 상기 제1플립플롭은 다이나믹형이고, 상기 장치는 주 스톨 신호의 발생을 정지시키기 위해 리프레쉬 신호(REF)를수신하기 위한 수단을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.13. The pipe according to claim 12, wherein said first flip-flop in said stage is dynamic and said apparatus further comprises means for receiving a refresh signal REF to stop the generation of a main stall signal. Line processing device.

제13항에 있어서, 리프레쉬 신호에 응답하여 제1스테이지의 상기 제1플립플롭의 출력 신호를 피드백하기 위한 셀렉터 수단(SEL₁', SEL₂', …)을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.14. The pipeline according to claim 13, further comprising selector means (SEL ₁ ', SEL ₂ ', ...) for feeding back the output signal of the first flip-flop of the first stage in response to a refresh signal. Processing unit.

제13항에 있어서, 상기 논리 게이트 조합 회로는 다이나믹형이고, 상기 논리 게이트 조합 회로는, 상기 논리 게이트 조합 회로가 예배충전 동작과 논리 연산을 번갈아 수행할 수 있도록 통과된 주 클럭 신호를 수신하기 위해 상기 게이트 수단중 한 개의 수단에 연결되어 있는 것을 특징으로 하는 파이프라인 프로세싱 장치.14. The logic gate combining circuit of claim 13, wherein the logic gate combining circuit is dynamic, wherein the logic gate combining circuit is configured to receive a passed main clock signal such that the logic gate combining circuit can alternate between a charge-charging operation and a logic operation. A pipeline processing device, connected to one of said gate means.

제12항에 있어서, 상기 적어도 한 개의 스테이지는 병렬로 연결된 복수의 서브 스테이지(ST₁, ST₁')를 구비하고, 상기 장치는 상기 서브 스테이지중 한 개의 서브 스테이지를 선택하기 위해 디코딩 신호(DEC)를 수신하기 위한 디코딩 수단(G₁, G₁')을 더 구비하는 것을 특징으로 하는 파이프라인 프로세싱 장치.13. The apparatus of claim 12, wherein the at least one stage comprises a plurality of sub-stages ST ₁ , ST ₁ ′ connected in parallel, the apparatus comprising a decoding signal DEC for selecting one of the sub-stages. And decoding means (G ₁ , G ₁ ′) for receiving ().

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.