KR950005610B1

KR950005610B1 - Optical cable tv system

Info

Publication number: KR950005610B1
Application number: KR1019920021398A
Authority: KR
Inventors: 윤영훈; 정철형; 박상조; 박창수
Original assignee: 재단법인한국전자통신연구소; 양승택; 한국전기통신공사; 조백제
Priority date: 1992-11-13
Filing date: 1992-11-13
Publication date: 1995-05-27
Also published as: KR940013209A

Abstract

The multiplexer/demultiplexer of a subscriber's terminal of optical CATV network is integrated to reduce size and power consumption. The multiplexer includes a first and a second synchonizing circuit (11,12) for receiving dependent signal transmitted from a source, a framer (14) for generating frames according to output signal of the synchronizing circuit, a first and a second address generator (13,25) for generating frame euable signal according to clock signal and a parity signal generator (16) for detecting bit error in input data. The demultiplexer (2) includes a reframer (21) for recovering data having transmission errors and descrambler (22) for descrambling address signal generated by the second address generator (25).

Description

광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로Multiple / Demultiplex Circuit of Subscriber Access / Terminal in Optical Cable Television (CATV) Network

제1도는 본 발명의 전체적인 구성도.1 is an overall configuration diagram of the present invention.

제2도는 프레임 구성도.2 is a frame configuration diagram.

제3도는 프레이머 구성도.3 is a framer structure diagram.

제4도는 채널 분류 회로 구성도.4 is a block diagram of a channel classification circuit.

제5도는 프레임 동기회로의 상태 천이도.5 is a state transition diagram of a frame synchronization circuit.

제6도는 홀드 신호 생성 타이밍도.6 is a hold signal generation timing diagram.

제7도는 동기화부의 기능적 구성도.7 is a functional diagram of a synchronization unit.

제8도는 레지스터 화일 구성도.8 is a schematic diagram of a register file.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 다중화 회로 2 : 역다중화 회로1: multiplexing circuit 2: demultiplexing circuit

11 : DS3용 동기화부 12 : 프라이머리 데이터용 동기화부11: Synchronization unit for DS3 12: Synchronization unit for primary data

13, 25 : 어드레스 발생부 14 : 프레이머13, 25: address generator 14: framer

15 : 스크램블러 16 : 패리티 생성부15: scrambler 16: parity generating unit

21 : 리프레이머 22 : 디스크램블러21: Leaf Ramer 22: Descrambler

23 : 채널 구분 비트(CIB)검출회로부23: channel division bit (CIB) detection circuit unit

24 : 홀드 신호 생성 회로부24: hold signal generation circuit

26 : 채널 분류 회로부 27 : 패리티 생성 및 체크부26: channel classification circuit unit 27: parity generation and check unit

28 : DS3용 역동기화부 29 : 프라이머리 데이터용 역동기화부28: reverse synchronization unit for DS3 29: reverse synchronization unit for primary data

본 발명은 광 CATV 망에서 분배 센터와 가입자 가내간의 TV, 음성등의 데이터 전송을 위한 다중/역다중화 기능을 구현하기 위한 회로에 관한 것이다.The present invention relates to a circuit for implementing a multi / demultiplex function for transmitting data such as TV, voice, etc. between a distribution center and a subscriber's household in an optical CATV network.

일반적으로 가입자 장치는 소형화가 불가하였으며 전력 또한 많이 소모되는 문제점이 있었다.In general, subscriber devices cannot be miniaturized and power is also consumed.

상기 문제점을 해결하기 위하여 안출된 본 발명은, 광 CATV에 있어서의 데이터 전송을 위한 다중/역다중화 기능을 구현하기 위하여 필요한 신호 처리 기능을 수행하며, 가입자 장치의 소형화를 실현하기 위하여 집적화되며, 장치의 저전력화를 위하여 CMOS 기술을 이용한 NT/LT용 다중/역다중화 회로를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention performs a signal processing function necessary to implement a multi / demultiplex function for data transmission in optical CATV, and is integrated to realize miniaturization of a subscriber device. The purpose of the present invention is to provide a multiplex / demultiplex circuit for NT / LT using CMOS technology for low power consumption.

상기 목적을 달성하기 위하여 본 발명은, 입력되는 데이터의 종속 신호를 제공받는 제1, 2동기화수단과, 상기 제1, 2 동기화수단으로부터의 출력 신호를 인가받아 프레임을 생성시키는 프레이머와, 클럭 신호를 인가받아 상기 프레이머에서 프레임 인에이블 신호를 생성하고 상기 제1, 2 동기화수단으로 클럭신호를 제공하는 제1, 2어드레스 발생수단과, 상기 제1어드레스 발생수단으로부터 어드레스 신호를 인가받아 수신단에서 클럭의 추출을 하는 스크램블러와, 상기 프레이머의 출력신호와 클럭신호를 인가받아 패리티 점검을 통해 비트 에러를 검출하여 비트 에러 검출 신호를 상기 프래이머로 제공하기 위한 리프래이머와, 클럭 신호를 인가받고 상기 제2어드레스 발생 수단으로부터 어드레스 신호를 인가받아 디스크램블링하여 외부로부터의 데이터와 감산한 출력을 내기 위한 디스크램블러와, 상기 디스크램블러에 의해 복원된 데이터를 사용하여 다중화 회로에서 각 채널에 삽입한 채널 구분 비트(CIB)값을 검출하는 CIB 검출회로 수단과, 상기 CIB 검출회로 수단에서의 검출값을 이용하여 홀드 신호를 생성하는 홀드 신호 생성 회로 수단과, 상기 제2어드레스 발생 수단으로부터의 어드레스 비트 신호와 클럭신호를 인가받고 상기 디스크램블러의 출력과 외부 데이터의 감산 연산 신호를 인가받아 프레임내에 포함된 유지 보수 신호의 위치를 분류하는 채널 분류 회로 수단과, 상기 채널 분류 회로 수단의 패리티 비트 신호와 클럭신호를 인가받아 패리티 비트를 생성하고 수신된 패리티 비트와 비교하여 동일하지 않을 때 패리티 에러신호를 발생하는 패리티 생성 및 체크수단과, 상기 채널 분류회로 수단의 채널 분류 신호와 상기 제2어드레스 발생 수단으로 부터의 어드레스신호를 인가받는 제1, 2 역동기화 수단을 구비한 역다중화 회로를 구비한다.In order to achieve the above object, the present invention provides a first and second synchronization means for receiving a dependent signal of input data, a framer for generating a frame by receiving an output signal from the first and second synchronization means, and a clock signal. First and second address generating means for generating a frame enable signal from the framer and providing a clock signal to the first and second synchronization means, and receiving an address signal from the first address generating means to receive a clock at the receiving end. A scrambler for extracting a signal, a reframer for detecting a bit error through parity check by receiving an output signal and a clock signal of the framer, and receiving a clock signal after receiving a clock signal. Data from the outside is descrambled by receiving the address signal from the second address generating means. And a CIB detection circuit means for detecting a channel discrimination bit (CIB) value inserted into each channel in a multiplexing circuit by using a descrambler for outputting the subtracted output, data recovered by the descrambler, and the CIB detection circuit. A hold signal generating circuit means for generating a hold signal using the detected value in the means, an address bit signal and a clock signal from the second address generating means, and subtracting the output signal of the descrambler and the subtraction operation signal of the external data. Channel classification circuit means for receiving and classifying the positions of the maintenance signals included in the frame, and parity bit signals and clock signals of the channel classification circuit means are generated to generate parity bits and not be identical to the received parity bits. Parity generating and checking means for generating a parity error signal when the channel classification circuit And a demultiplexing circuit having first and second desynchronization means for receiving a channel classification signal of the means and an address signal from the second address generating means.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제1도는 본 발명의 전체 구성도이다.1 is an overall configuration diagram of the present invention.

도면에서, 1은 다중화 회로, 2는 역다중화 회로, 11은 DS3용 동기화부, 12는 프라이머리 데이터용 동기화부, 13, 25는 어드레스 발생부, 14는 프래이머, 15는 스크램블러, 16은 패리티 생성부, 21은 리프레이머, 22는 디스크램블러, 23은 채널 구분 비트(이하, CIB라 함) 검출회로부, 24는 홀드 신호 생성 회로부, 26은 채널 분류 회로부, 27은 패리티 생성 및 체크부, 28은 DS3용 역동기화부, 29는 프라이머리 데이터 용 역동기화부를 각각 나타낸다.In the figure, 1 is a multiplexing circuit, 2 is a demultiplexing circuit, 11 is a DS3 synchronization unit, 12 is a primary data synchronization unit, 13 and 25 is an address generator, 14 is a framer, 15 is a scrambler and 16 is Parity generation unit, 21 is a reliemer, 22 is a descrambler, 23 is a channel discrimination bit (hereinafter referred to as CIB) detection circuit unit, 24 is a hold signal generation circuit unit, 26 is a channel classification circuit unit, 27 is a parity generation and check unit, 28 denotes a reverse synchronization unit for DS3, and 29 denotes a reverse synchronization unit for primary data.

도면에 도시한 바와 같이, 다중화 회로(1)는 입력되는 44.736Mb/s 종속 신호를 제공받는 DS3용 동기화부(11)와, 2.048Mb/s의 신호를 제공받는 프라이머리 데이터용 동기화부(12)와, 상기 동기화부(11, 12)로부터의 3비트 출력 신호를 인가받아 51.84㎒ 프레임을 생성시키는 프래이머(14)와, 51.84㎒의 클럭을 인가받아 상기 프래이머(14)에서 프레임을 구성하는데 필요한 인에이블 신호를 생성하고 상기 동기화부(11, 12)로 클럭신호를 제공하는 어드레스 발생부(13)와, 상기 어드레스 발생부(13)로부터 어드레스 신호를 인가받아 수신단에서 클럭의 추출을 용이하게 하기 위한 스크램블러(15)와, 상기 프래이머(14)의 출력신호와 51.84㎒ 클럭신호를 인가받아 패리티 점검을 통해 비트 에러를 검출하여 상기 프래이머(14)로 제공하기 위한 패리티 생성부(16)로 구성되며, 역다중화 회로(2)는 51.84㎒ 클럭신호를 인가받아 송신측과 수신측 사이의 프레임의 위치를 일치시켜 정확한 데이터의 복구가 가능하게 하기 위한 리프래이머(21)와, 51.84㎒ 클럭신호를 인가받아 송신측에서 데이터를 랜덤화하기 위하여 스크램블링한 데이터를 수신측에서 다시 디스크램블링하기 위한 디스크램블러(22)와, 상기 디스크램블러(22)에 의해 복원된 첫번째 채널의 데이터를 사용하여 다중화 회로에서 각 채널에 삽입한 CIB 값을 검출하는 CIB 검출회로부(23)와, 상기 CIB 검출회로부(23)에서의 검출값을 이용하여 3진 계수기를 제어하기 위한 홀드 신호를 생성하는 홀드 신호 생성 회로부(24)와, 상기 51.84㎒ 클럭신호를 인가받아 어드레스 신호를 발생하기 위한 어드레스 발생부(25)와, 상기 어드레스 발생부(25)로부터의 어드레스 비트 신호와 51.84㎒ 클럭신호롤 인가받아 프레임내에 포함된 신호의 위치를 분류하는 채널 분류 회로부(26)와, 상기 채널 분류 회로부(26)의 출력과 51.84㎒ 클럭신호를 인가받아 송신측과 동일하게 패리티 비트를 생성하고 송신측에서 생성하여 전송한 패리티 비트와 비교하여 동일하지 않을 때 패리티 에러신호를 발생하는 패리티 생성 및 체크부(27)와, 상기 채널 분류 회로부(26)의 출력과 상기 어드레스 발생부(25)로부터의 어드레스 신호를 인가받는 DS3용 역동기화부(28)와, 상기 채널 분류 회로부(26)의 출력신호와 상기 어드레스 발생부(25)로부터의 어드레스 신호를 인가받는 프라이머리 데이터용 역동기화부(29)로 구성된다.As shown in the figure, the multiplexing circuit 1 includes a synchronization unit 11 for DS3 receiving an input 44.736 Mb / s dependent signal and a synchronization unit 12 for primary data receiving a signal of 2.048 Mb / s. Framer 14 receives a 3-bit output signal from the synchronization units 11 and 12 and generates a 51.84 MHz frame, and receives a frame of 51.84 MHz from the framer 14. An address generator 13 for generating an enable signal necessary for constituting the signal and providing a clock signal to the synchronization units 11 and 12, and receiving an address signal from the address generator 13 to extract a clock at a receiving end; Parity for detecting the bit error through the parity check by receiving the scrambler 15, the output signal of the framer 14 and the 51.84 MHz clock signal to facilitate the operation and to provide the framer 14 to the framer 14 It is composed of the generation unit 16, demultiplexing The furnace 2 receives a 51.84 MHz clock signal to match the position of the frame between the transmitting side and the receiving side so that accurate data recovery is possible and a 51.84 MHz clock signal is transmitted. The descrambler 22 for descrambling the data scrambled to randomize data at the receiver side and the data of the first channel restored by the descrambler 22 are used for each channel in the multiplexing circuit. A CIB detection circuit section 23 for detecting the inserted CIB value, a hold signal generation circuit section 24 for generating a hold signal for controlling a ternary counter using the detection value in the CIB detection circuit section 23, An address generator 25 for receiving the 51.84 MHz clock signal to generate an address signal; an address bit signal from the address generator 25 and a 51.84 MHz clock signal roll; A channel classification circuit section 26 for receiving and classifying the positions of the signals included in the frame, and an output of the channel classification circuit section 26 and a 51.84 MHz clock signal to generate a parity bit in the same way as the transmitting side, A parity generation and check unit 27 for generating a parity error signal when the parity bits are not the same as the parity bits generated and transmitted, an output of the channel classification circuit unit 26, and an address signal from the address generator 25. A reverse synchronization unit 28 for receiving DS3 and a primary data reverse synchronization unit 29 for receiving an output signal of the channel classification circuit unit 26 and an address signal from the address generator 25. do.

상기의 구성을 이루는 각 기능부를 자세히 설명하면, 우선 동기화부(11, 12)는 입력되는 44.736Mb/s 종속 신호를 44.736Mb/s 쓰기 클럭으로 메모리에 저장한 후 이를 오버 헤드를 고려한 시스팀 클럭으로 읽기를 행하여 51.84Mb/s 프레임을 생성시킬 때 오버 헤드 삽입으로 인한 속도차를 보상하는 기술을 수행한다.In detail, each of the functional units constituting the above-described configuration, first, the synchronization unit 11, 12 stores the 44.736Mb / s dependent signal input to the memory as a 44.736Mb / s write clock, and then as a system clock considering the overhead The technique of compensating for the speed difference due to the overhead insertion when performing reading to generate 51.84 Mb / s frame is performed.

제2도는 프레임 구성도로서, 프레임 동기를 위한 FAW(100) 역다중화 신호 처리 과정에서 단순 비트 인터리빙 다중/역다중 방법을 사용하기 위하여 채널 구분을 가능하게 하는 채널 구분 비트(200), 2.048Mb/s 데이터 전송을 위한 32(300)비트, 유지/보수를 위한(400) 및 여분의 비트(500)을 형성한다.FIG. 2 is a frame diagram illustrating channel division bits 200 and 2.048 Mb / to enable channel division in order to use the simple bit interleaving multiple / demultiplex method in the FAW 100 demultiplexing signal processing for frame synchronization. s forms 32 (300) bits for data transmission, 400 for maintenance and spare bits 500.

어드레스 발생부(13)는 810진 계수기의 출력을 디코더하여 51.84Mb/s 프레임을 구성하는데 필요한 인에이블을 생성하며 810진 계수기는 3진 계수(C0, C1), 30진 계수기(C2∼C6), 3진 계수기(C7, C8), 3진 계수기(C9, C10)의 3진 계수기의 상태 천이는(00), (01), (10)의 형태를 갖게 하였으며, (C2∼C6)의 30진 계수기는 (00000, 00001, ∼, 11101)의 천이를 갖도록 하였다. 이러한 계수기의 출력을 조합하여 생성한 어드레스 신호 및 디코더 값을 아래 [표 1]에 나타내었다.The address generator 13 decodes the output of the 810-definition counter to generate the enable required to construct a 51.84 Mb / s frame. The state transitions of the ternary counters of the ternary counters (C7, C8) and ternary counters (C9, C10) have the form of (00), (01), (10), and 30 of (C2-C6). The true counter was designed to have a transition of (00000, 00001, ..., 11101). The address signals and decoder values generated by combining the outputs of these counters are shown in Table 1 below.

[표 1]TABLE 1

제3도는 프래이머의 구성도로서, 어드레스 발생부(13)에서 생성된 어드레스 비트(액티브 로우)에 의해 선택된 데이터, 즉 동기화부(11, 12)의 출력 데이터를 입력으로 하고 51.84㎒ 클럭을 클럭단으로 입력하며 어드레스 비트를 인에이블 단자로 입력받는 D플립-플롭(30, 31)과, 유지 보수 및 시그널링 데이터 및 패리티 비트를 입력으로 하고 어드레스 비트와 클럭신호를 인가받는 해당 D플립-플롭(32, 33)이 인에이블되어 해당되는 타임 슬롯에서 래치되며 상기 D플립-플롭(30 내지 33)의 출력단으로 부터의 출력을 인가받아 논리 연산하는 OR게이트(34)에 의한 출력의 조합이 곧 프레이머의 출력 데이터가 된다.3 is a block diagram of a framer. The data selected by the address bits (active rows) generated by the address generator 13, that is, the output data of the synchronization units 11 and 12 are inputted, and a 51.84 MHz clock is input. D flip-flops 30 and 31, which input to the clock stage and receive address bits through the enable terminal, and corresponding D flip-flops that receive maintenance and signaling data and parity bits, and receive address bits and clock signals. (32, 33) is enabled and latched in the corresponding time slot, and the combination of the outputs by the OR gate 34, which receives the output from the output ends of the D flip-flops 30 to 33 and logically computes, is soon. This will be the framer's output data.

51.84Mb/s 프래이머(14)의 44.736Mb/s의 TV 신호 또는 스테레오 오디오 신호에 프라이머리 채널을 오버 헤드의 형태로 삽입하여 프레임을 구성하는데 이때 역다중화 회로에서 리프레임 기능을 가능하게 하기 위하여 111110100000의 패턴을 갖는 프레임 동기 신호(FAW)를 생성하며, 단순 비트 인터리빙 다중/역다중 기능을 구현하기 위한 채널 구분 비트를 아래 [표 2]와 같이 삽입하며 검출시 신호 패턴이 우연히 일치할 확률을 줄이기 위하여 각 채널을 4비트를 하나의 단위로 3번 반복하여 채널별로 할당된 비트들을 삽입하여 2번 이상 일치하면 일치 판정하는 다수 우선 방식을 채택한다.Insert the primary channel in the form of overhead into the 44.736 Mb / s TV signal or stereo audio signal of the 51.84 Mb / s framer 14 to form a frame, enabling the reframe function in the demultiplexing circuit. In order to generate a frame synchronization signal (FAW) having a pattern of 111110100000, and insert a channel separation bit to implement the simple bit interleaving multiple / demultiplex function as shown in [Table 2] below, the probability that the signal pattern coincides with the detection In order to reduce the number of channels, each channel is repeated three times in one unit three times, and the plurality of priorities are adopted to match each other more than two times by inserting bits allocated for each channel.

[표 2]TABLE 2

제4도는 채널 분류 회로부의 구성도로서, 51.84Mb/s 데이터를 입력으로 하고 클럭단으로 클럭신호를 인가받으며 어드레스 발생부(25)에 의해 생성된 어드레스 비트(액티브 로우)에 의해 선택된 D플립-플롭(35 내지 38)의 출력 데이터는 상기 D플립-플롭(35, 36)의 출력은 역동기화부(28, 29)의 입력이 되고, 상기 D플립-플롭(37)의 출력은 유지 보수 데이터가 되며, 상기 D플립-플롭(38)은 패리티 비트가 된다.4 is a block diagram of the channel classification circuit unit. The D flip-off selected by the address bits (active row) generated by the address generator 25 receives 51.84 Mb / s data and receives a clock signal at a clock stage. The output data of the flops 35 to 38 is the output of the D flip-flops 35 and 36 to the input of the desynchronization units 28 and 29, and the output of the D flip-flop 37 is to maintain data. The D flip-flop 38 becomes a parity bit.

채널 분류 회로부(26)는 51.84Mb/s 프레임내에 포함된 44.73Mb/s 신호, 2.048Mb/s 신호 및 유지보수 신호(M.A)의 위치를 분류해내어 어드레스 발생부에서 생성된 어드레스를 이용하여 구현한다.The channel classification circuit 26 classifies the positions of the 44.73 Mb / s signal, the 2.048 Mb / s signal, and the maintenance signal MA included in the 51.84 Mb / s frame and implements the address using the address generated by the address generator. do.

스크램블러(15)는 수신단에는 클럭의 추출을 용이하게 하기 위하여 천이가 많도록 만들어주는 기능을 하며, 사용하는 스크램블러(15)는 세트-리세트 형식으로 7단의 시프트 레지스터를 사용하여 1+X⁶+X⁷의 다항식을 갖는 형태로 구성하였으며 주기는 127(2^7-1)비트가 된다. 패리티 점검을 통해 비트 에러를 검출하기 위한 패리티 생성 기능은 패리티 생성부(16)가 담당하는데 오버헤드를 제외한 정보 비트의 수를 세어 그 값이 홀수, 또는 짝수인지로 판별하여 패리티 비트를 만들고 이를 51.84Mb/s 프레임 내의 패리티 비트를 위치에 삽입한다(여기서는 짝수 패리티를 사용한다).Scrambler (15) functions to make so many transitions, a scrambler (15) to be used is set in order to there facilitate the extraction of the clock receiver - 1 + X ⁶ using the shift register of 7 as a reset form It has a polynomial of + X ⁷ and the period is 127 (2 ^7-1 ) bits. The parity generating function for detecting bit error through parity check is carried out by the parity generating unit 16, and counts the number of information bits excluding overhead, determines whether the value is odd or even, and makes the parity bit 51.84 Inserts a parity bit in the Mb / s frame into position (even parity is used here).

송신축과 수신축 사이에 프레임 위치를 일치시켜 정확한 데이터의 복구가 가능하게 하기 위하여 리프레이밍을 수행하는데 제5도는 프레이밍에 대한 상태 천이도이다.In order to match the frame position between the transmission axis and the reception axis to enable accurate data recovery, reframing is performed. FIG. 5 is a state transition diagram for framing.

A는 동기 상태, B, C, D는 준 경보 상태, E는 써치 상태, F, G는 확인 상태를 각각 나타낸다(여기서, 예상한 위치에서 4번 동안 틀린 프레임 동기 신호를 검출하면 프레임 동기 상실이라고 판단하며, 프레임 동기 상실이 발생하였을 때 3번 연속해서 프레임 동기 신호를 검출하면 프레임 동기가 회복되었다고 판단한다.).A stands for sync state, B, C, D for quasi-alarm state, E for search state, and F, G for acknowledgment state. If frame synchronization signal is detected three times consecutively when frame synchronization loss occurs, it is determined that frame synchronization has been recovered.).

그리고 송신측에서 데이터를 랜덤화하기 위하여 스크램블링한 데이터를 수신측에서 다시 원래의 데이터 형태로 복구하기 위하여 디스크램블링을 수행하며, 프레임 동기가 맞지 않았을때는 디스크램블러(22)가 동작하지 않는다. 스크램블러(15)와 디스크램블러(22)사이의 동기를 맞추기 위하여 프레임 동기 신호가 인에이블될 때 플립-플롭의 출력이 모두 1이 되도록 하는 세트/리세트 방식을 이용한다. CIB 검출회로부(23)는 디스크램블러(22)에 의해 복원된 첫번째 채널의 데이터를 사용하여 다중화 회로에서 각 채널에 삽입한 CIB값을 검출하고, 그 검출값을 이용하여 3진 계수기를 제어하기 위한 홀드 신호를 생성하며 채널을 올바른 순서대로 분류할 수 있는 기능을 제공한다. CIB 검출은 다수 우선의 원칙에 따라 3번을 12비트 시프트 레지스터의 출력을 조합 논리에 의해 검출하여 2번 이상 일치하면 해당 채널이 검출된 것으로 한다.The descrambler 22 descrambles the data scrambled in order to randomize the data to the original data form at the receiver side, and descrambler 22 does not operate when frame synchronization is not correct. In order to achieve synchronization between the scrambler 15 and the descrambler 22, a set / reset method is used in which the outputs of the flip-flops are all 1 when the frame synchronization signal is enabled. The CIB detection circuit unit 23 detects the CIB value inserted into each channel in the multiplexing circuit using data of the first channel restored by the descrambler 22, and controls the ternary counter using the detected value. It generates the hold signal and provides the ability to sort the channels in the correct order. In the CIB detection, in accordance with the principle of majority priority, the channel is detected when the output of the 12-bit shift register is detected 3 times by a combinational logic and coincides two or more times.

홀드 신호 발생부(24)는 채널 A의 51.84Mb/s 신호만 리프레임하여 CIB를 논리 소자의 조합에 의해 검출하고 검출된 CIB값이 채널 A이면 그대로, 채널 B이면 한 클럭을, 채널 C이면 두 클럭에 해당하는 홀드신호를 만들어 출력하는 기능을 갖는다.The hold signal generator 24 reframes only the 51.84 Mb / s signal of the channel A to detect the CIB by a combination of logic elements. If the detected CIB value is the channel A, the hold signal generator 24 remains as long as one channel B and one channel C. It has a function to make and output a hold signal corresponding to two clocks.

제6도는 홀드 신호 생성부의 구성과 동작 신호의 타이밍도로서, (a)는 155.52㎒ 클럭의 타이밍도, (b)는 B채널 검출신호 타이밍도, (c)는 상기 (b)의 한클럭 지연 후 반전 타이밍도, (d)는 (b)의 두 클럭 지연후 타이밍도, (e)는 상기 (c)와 (d)의 홀드 신호 타이밍도를 각각 나타낸다.6 is a configuration diagram of the hold signal generator and a timing diagram of an operation signal, wherein (a) is a timing diagram of a 155.52 MHz clock, (b) is a B channel detection signal timing diagram, and (c) is a clock delay of (b). The post inversion timing diagram, (d) shows a timing diagram after two clock delays of (b), and (e) shows the hold signal timing diagrams of (c) and (d), respectively.

어드레스 발생부(25)는 51.84Mb/s 프레임 내에 포함된 신호를 분류하여 읽어 내기위하여 다중화 회로의 어드레스발생부(13)에서와 같이 810진 계수기를 구성하고 이 출력을 디코더하여 아래 [표 3]과 같은 어드레스를 생성한다.The address generator 25 configures an 810 binary counter as in the address generator 13 of the multiplexing circuit to classify and read out the signals contained in the 51.84 Mb / s frame, and decodes the output. Create an address like

[표 3]TABLE 3

패리티 생성 및 점검부(27)는 수신한 51.84Mb/s 데이터에서 오버 헤드를 제외한 정보 비트만을 세어 송신측과 동일한 방법으로 만들고, 송신측에서 생성하여 전송한 패리티 비트와 2비트 비교기를 사용하여 비교해서 결과가 다르면 패리티 에러 신호를 발생한다.The parity generating and checking unit 27 counts only the information bits excluding the overhead from the received 51.84 Mb / s data in the same manner as the transmitting side, and compares the generated parity bits with the two-bit comparator. If the result is different, a parity error signal is generated.

제7도는 역동기화부의 구성도이다.7 is a configuration diagram of the reverse synchronization unit.

도면에서, 111은 S/P변환부, 112는 쓰기 어드레스 발생부, 113는 레지스터 화일, 114는 읽기 어드레스 생성부, 115는 P/S 변환부를 각각 나타낸다.In the figure, 111 denotes an S / P converter, 112 denotes a write address generator, 113 denotes a register file, 114 denotes a read address generator, and 115 denotes a P / S converter.

채널 데이터 44.736Mb/s 혹은 2.04Mb/s가 입력되면 쓰기 클럭을 이용하여 S/P변환부(111)에서 직/병렬 변환하여 데이터를 레지스터 파일(113)에 저장하며, 이를 오버 헤드로 고려한 시스팀 블럭으로 레지스터 화일(113)에 저장된 데이터를 읽고 PS/변환부(114)에서 병/직렬 변환하여 출력시키게 된다. 쓰기 어드레스 발생부(112)는 레지스터 파일(113)에 데이터를 저장될 때 어드레스를 지정해 주며 읽기 어드레스 발생부(114)는 레지스터 화일(113)에서 데이터를 읽을 때 어드레스를 지정해 준다.When the channel data 44.736Mb / s or 2.04Mb / s is input, the S / P converter 111 converts the data in the register file 113 by serial / parallel conversion using the write clock, and the system considers this overhead. The data stored in the register file 113 is read as a block, and the PS / converter 114 outputs the parallel / serial conversion. The write address generator 112 specifies an address when data is stored in the register file 113, and the read address generator 114 specifies an address when data is read from the register file 113.

제6도는 레지스터 화일의 구성도로서, DS3 채널인 경우에 레지스터 화일(113)의 구성을 64×4비트의 길이를 갖는 레지스터 파일을 이용하여 구현하였으며 프라이머리 데이터인 경우에 DS3 채널과 같은 형태로 16×4비트의 길이를 갖도록 한다. 여기서, 각 레지스터 파일의 셀들은 4비트의 데이터를 저장할 수 있으며 8비트의 어드레스 화일 4개를 사용하여 전체적으로 256(4×8×4×2, Ds3인 경우), 64(4×4×2, 프라이머리 데이터인 경우)비트의 길이를 갖도록 한다.6 is a configuration diagram of a register file. In the case of a DS3 channel, the configuration of the register file 113 is implemented by using a register file having a length of 64 × 4 bits. It should be 16 x 4 bits long. Here, the cells of each register file can store 4 bits of data and totally 256 (4 × 8 × 4 × 2, Ds3), 64 (4 × 4 × 2, 4) using four 8-bit address files. Primary data) bit length.

따라서, 가입자 접속/단말 장치의 다중/역다중화 기능을 집적화함으로써 가입자 장치의 소형화, 저전력화를 가능하게 할 수 있다.Accordingly, by integrating the multiplex / demultiplexing function of the subscriber access / terminal device, it is possible to miniaturize and reduce the power of the subscriber device.

Claims

입력되는 데이터의 종속 신호를 제공받는 제1, 2동기화수단(11, 12)과, 상기 제1, 2동기화수단(11, 12)으로부터의 출력신호를 인가받아 프레임을 생성시키는 프레이머(14)와, 클럭 신호를 인가받아 상기 프레이머(14)에서 프레임 인에이블 신호를 생성하고 상기 제1, 2 동기화수단(11, 12)으로 클럭신호를 제공하는 제1, 2어드레스 발생 수단(13, 25)과, 상기 제1어드레스 발생 수단(13)으로부터 어드레스 신호를 인가받아 수신단에서 클럭의 추출을 하는 스크램블러(15)와, 상기 프래이머(14)의 출력신호와 클럭신호를 인가받아 패리티 점검을 통해 비트 에러를 검출하여 비트 에러 검출 신호를 상기 프래이머(14)로 제공하기 위한 패리터 생성 수단(16)을 구비한 다중화 회로(1)와, 클럭신호를 인가받아 에러 데이터의 복구가 가능하게 하기 위한 리프래이머(21)와, 클럭신호를 인가받고 상기 제2어드레스 발생 수단(25)으로부터 어드레스 신호를 인가받아 디스크램블링하여 외부로부터의 데이터와 감산한 출력을 내기 위한 디스크램블러(22)와, 상기 디스크램블러(22)에 의해 복원된 데이터를 사용하여 다중화 회로에서 각 채널에 삽입한 채널 구분 비트(CIB)값을 검출하는 CIB 검출회로 수단(23)과, 상기 CIB 검출회로 수단(23)에서의 검출값을 이용하여 홀드 신호를 생성하는 홀드 신호 생성 회로 수단(24)과, 상기 제2어드레스 발생수단(25)으로부터의 어드레스 비트 신호와 클럭신호를 인가받고 상기 디스크램블러(22)의 출력과 외부 데이터의 감산 연산 신호를 인가받아 프레임내에 포함된 유지 보수 신호의 위치를 분류하는 채널 분류 회로 수단(26)과, 상기 채널 분류 회로 수단(26)의 패리티 비트 신호와 클럭신호를 인가받아 패리티 비트를 생성하고 수신된 패리티 비트와 비교하여 동일하지 않을 때 패리티 에러신호를 발생하는 패리티 생성 및 체크 수단(27)과, 상기 채널 분류 회로 수단(26)의 채널 분류 신호와 상기 제2어드레스 발생 수단(25)으로부터의 어드레스 신호를 인가받는 제1, 2 역동기화 수단(28, 29)을 구비한 역다중화 회로(2)를 구비한 것을 특징으로 하는 광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.First and second synchronization means (11, 12) receiving the dependent signal of the input data, and a framer (14) for generating a frame by receiving an output signal from the first and second synchronization means (11, 12); First and second address generating means (13, 25) for receiving a clock signal to generate a frame enable signal in the framer (14) and providing a clock signal to the first and second synchronization means (11, 12); The scrambler 15 receives the address signal from the first address generating means 13 and extracts the clock at the receiving end, and the output signal and the clock signal of the framer 14 receive the bit through parity check. A multiplexing circuit (1) having a parrer generating means (16) for detecting an error and providing a bit error detection signal to said framer (14), and applying a clock signal to enable recovery of error data Reframer 21 and clock signal for And a descrambler 22 for descrambled by receiving an address signal from the second address generating means 25 and outputting the subtracted data from the outside, and the data restored by the descrambler 22. Generating a hold signal by using the CIB detection circuit means 23 for detecting the channel division bit (CIB) value inserted into each channel in the multiplexing circuit using the detection value and the detected value in the CIB detection circuit means 23. The hold signal generating circuit means 24 and the address bit signal and the clock signal from the second address generating means 25 are applied, and the output of the descrambler 22 and the subtraction operation signal of the external data are applied to the frame. A channel classification circuit means 26 for classifying the positions of the included maintenance signals, and a parity bit signal and a clock signal of the channel classification circuit means 26. Parity generating and checking means 27 for generating a bit and generating a parity error signal when not equal to the received parity bit, and the channel classification signal of the channel classification circuit means 26 and the second address generating means. A subscriber connection / terminal in an optical cable television (CATV) network, characterized by comprising a demultiplexing circuit (2) having first and second desynchronization means (28, 29) receiving address signals from (25). Multiple / Demultiplex Circuit of the Device.

제1항에 있어서, 상기 프래이머(14)는, 인에이블 단자로 어드레스 비트 신호를 인가받고 클럭단으로는 클럭 신호를 인가받도록 동일한 구성으로 이루어진 4개의 D플립-플롭의 각각의 입력단자로 DS3 동기화부로부터의 신호를 인가받는 제1D플립-플롭(30), 입력단자로 프라이머리로부터의 신호를 인가받는 제2D플립-플롭(31), 입력단자로 유지 보수 및 시그널링 데이터를 인가받는 제3D플립-플롭(32), 입력단자로 패리티 비트 신호를 인가받는 제4D플립-플롭(33)으로 구성되며, 상기 제1 내지 제4D플립-플롭(30 내지 33)의 출력단(Q)으로부터의 출력을 입력으로 하는 논리합 연산 소자(34)를 구비하고 있는 것을 특징으로 하는 광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.2. The framer (4) of claim 1, wherein the framer (14) is provided with respective input terminals of four D flip-flops having the same configuration to receive an address bit signal through an enable terminal and a clock signal through a clock terminal. A first D flip-flop 30 receiving a signal from the DS3 synchronization unit, a second D flip-flop 31 receiving a signal from the primary as an input terminal, and a maintenance and signaling data applied to the input terminal; 3D flip-flop 32, and the 4D flip-flop 33 receives a parity bit signal as an input terminal, and the output from the output terminal (Q) of the first to fourth 4D flip-flop (30 to 33) A multiplexing / demultiplexing circuit of a subscriber connection / terminal device in an optical cable television (CATV) network, characterized by comprising a logical sum computing element (34) having an output as an input.

제1항에 있어서, 상기 채널 분류 회로수단(26)은, 입력단자(D)로 51.84Mb/s 데이터 신호를 인가받고 클럭단으로 클럭신호를 인가받으며 인에이블 단자로 어드레스 비트 신호를 인가받아 각각의 출력단(Q)으로는 DS3 역동기화기의 입력신호와 프라이머리 역동기화기의 입력신호와 유지보수 데이터 신호와 패리티 비트 신호를 출력하도록 동일하게 구성된 제1 내지 제4D플립-플롭(35 내지 38)을 구비하고 있는 것을 특징으로 하는 광 케이블 텔레비젼(CATV)망에서 가입자 접속/단말장치의 다중/역다중화 회로.The channel classification circuit means 26 receives a 51.84 Mb / s data signal to the input terminal D, a clock signal to the clock terminal, and an address bit signal to the enable terminal, respectively. The output stage Q of the first to fourth D flip-flops (35 to 38) configured to output the input signal of the DS3 reverse synchronizer, the input signal of the primary reverse synchronizer, the maintenance data signal, and the parity bit signal. A multiplex / demultiplex circuit for subscriber access / terminal devices in an optical cable television (CATV) network.