KR950004370Y1 - Oversampling d/a converter - Google Patents

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KR950004370Y1
KR950004370Y1 KR92023631U KR920023631U KR950004370Y1 KR 950004370 Y1 KR950004370 Y1 KR 950004370Y1 KR 92023631 U KR92023631 U KR 92023631U KR 920023631 U KR920023631 U KR 920023631U KR 950004370 Y1 KR950004370 Y1 KR 950004370Y1
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박현주
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문정환
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Abstract

내용 없음.No content.

Description

오버샘플링 아날로그/디지탈변환기Oversampling Analog / Digital Converters

제1도는 종래의 오버샘플링 아날로그/디지탈변환기 회로도.1 is a conventional oversampling analog / digital converter circuit diagram.

제2도는 제1도에 대한 입출력 파형도.2 is an input / output waveform diagram of FIG.

제3도는 본 고안의 오버샘플링 아날로그/디지탈변환기 회로도.3 is an oversampling analog / digital converter circuit diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 입력샘플링부 12 : 적분부11 input sampling unit 12 integrating unit

13 : 비교부 F/F : 플립플롭13: comparison unit F / F: flip-flop

Co, Cin, CDAP, CDAN : 캐패시터 OP1: 연산증폭기Co, Cin, CDAP, CDAN: Capacitor OP 1 : Operational Amplifier

SW11∼SW17: 스위치 +VR, -VR: 스텝전압SW 11 to SW 17 : Switch + V R , -V R : Step Voltage

본 고안은 아날로그/디지탈변환기에 관한 것으로, 특히 입력 샘플링신호의 선형특성을 개선하여 집적회로에 적당하도록 한 오버샘플링 아날로그/디지탈변환기에 관한 것이다.The present invention relates to an analog / digital converter, and more particularly, to an oversampling analog / digital converter that improves the linear characteristics of an input sampling signal to be suitable for an integrated circuit.

제1도는 종래 오버샘플링 아날로그/디지탈 변환기 회로도로서, 이에 도시된 바와 같이 클럭신호(ø)에 따라 입력 아날로그신호(A)를 샘플링하고 출력신호(OUT)에 따라 스텝전압(+VR), (-VR)을 선택한 후 상기 샘플링값에 더해 출력하는 입력 샘플링부(1)와, 상기 입력 샘플링부(1)의 출력신호를 적분하는 적분부(2)와, 상기 비교부(3)의 출력신호에 동기되어 상기 출력신호(OUT)를 출력하는 플립플롭(F/F)으로 구성된 것으로, 상기 입력 샘플링부(1)는 입력 아날로그신호(A)가 클럭신호(ø)의 제어를 받는 스위치(SW1)의 일측 고정단자(a1)에 접속되고, 출력신호(OUT)의 제어를 받는 스위치(SW3)의 일측 및 타측 고정단자(a3),(b3)에 스텝전압(+VR)(-VR)이 각기 인가되게 접속되어 그 스위치(SW3)가 상기 스위치(SW3)의 타측 고정단자(b1)에 접속되고, 상기 스위치(SW10가 캐패시터(Cin)를 통해 클럭신호(ø)의 제어를 받는 스위치(SW2)에 접속된 후 그의 일측 고정단자(a2)는 접지되고 타측 고정단자(b2)는 적분부(2)의 연산증폭기(OP1) 반전입력단자(-)에 접속되어 구성되었다.FIG. 1 is a conventional oversampling analog / digital converter circuit diagram. As shown in FIG. 1, the input analog signal A is sampled according to the clock signal ø and the step voltage (+ V R ), ( -V R ) is selected and added to the sampling value and output, the integrating unit 2 for integrating the output signal of the input sampling unit 1, and the output of the comparing unit 3 And a flip-flop (F / F) for outputting the output signal (OUT) in synchronization with a signal. The input sampling unit (1) includes a switch in which an input analog signal (A) is controlled by a clock signal (?). SW 1) one side of the fixed terminal (a 1) is connected to one side and the other side fixed terminal of the switch (SW 3) under the control of the output signal (OUT) of the (a 3), (b 3 ) a step voltage (+ V in R ) (-V R ) are connected to each other so that the switch SW 3 is connected to the other fixed terminal b 1 of the switch SW 3 , and the switch SW 1 After zero is connected to the switch SW 2 under the control of the clock signal ø through a capacitor Cin, its one fixed terminal a 2 is grounded and the other fixed terminal b 2 is an integrator 2. It is configured to be connected to the operational amplifier OP 1 of the inverting input terminal (-).

이와 같이 구성된 종래 오버샘플링 아날로그/디지탈변환기의 동작과정을 설명하면, 클럭신호(ø)가 고전위이면 스위치(SW1),(SW2)가 일측 고정단자(a1),(a2)에 각기 단락되므로 입력 아날로그신호(A)가 그 스위치(SW1)를 통해 캐패시터(Cin)에 샘플링된다.Referring to the operation process of the conventional oversampling analog / digital converter configured as described above, when the clock signal ø is high potential, the switches SW 1 and SW 2 are connected to the fixed terminals a 1 and a 2 . Since each is shorted, the input analog signal A is sampled to the capacitor Cin through its switch SW 1 .

이후 클럭신호(ø)가 저전위이면, 상기 스위치(SW1)(SW2)가 타측 고정단자(b1),(b2)에 각기 단락되므로 상기 캐패시터(Cin)에 샘플링된 신호가 그 스위치(SW2)를 통해 적분부(2)의 연산증폭기(OP1) 반전입력단자(-)에 입력된다.If the clock signal ø has a low potential, the switch SW 1 (SW 2 ) is short-circuited to the other fixed terminals b 1 and b 2 , so that the signal sampled at the capacitor Cin is switched. It is input to the operational amplifier OP 1 inverting input terminal (-) of the integrating unit 2 via (SW 2 ).

이때 이전의 출력신호(OUT)상태에 따라 제2도의 (가)와 같이 스텝전압(+VR) 또는 스텝전압(-VR)이 캐패시터(Cin)의 샘플링값에 더해지는데, 이전의 출력신호(OUT)가 고전위이면 스위치(SW3)가 일측 고정단자(a3)에 단락되어, 스텝전압(+VR)이 그 스위치(SW3) 및 상기 스위치(SW1)를 통해 샘플링값에 더해지고, 이전의 출력신호(OUT)가 저전위이면 상기 스위치(SW3)가 타측 고정단자(b3)에 단락되어, 스텝전압(-VR)이 그 스위치(SW3) 및 상기 스위치(SW1)를 통해 캐패시터(Cin)의 샘플링값에 더해진다.At this time, the step voltage (+ V R ) or step voltage (-V R ) is added to the sampling value of the capacitor Cin as shown in FIG. 2A according to the previous output signal OUT state. When (OUT) is high potential, the switch SW 3 is short-circuited to one fixed terminal a 3 so that the step voltage (+ V R ) is applied to the sampling value through the switch SW 3 and the switch SW 1 . When the previous output signal OUT is low, the switch SW 3 is short-circuited to the other fixed terminal b 3 so that the step voltage (-V R ) is the switch SW 3 and the switch ( SW 1 ) is added to the sampling value of the capacitor Cin.

이와 같이 더해진 캐패시터(Cin)의 샘플링값은 스위치(SW2)를 통한 후적부분(2)의 캐패시터(Co) 및 연산증폭기(OP1)에 의해 제2도의 (나)와 같이 적 노디고, 이 적분가빗은 비교부(3)에서 기준전압(Vref1)과 비교되어 플립플롭(F/F)에 입력된다. 이에 따라 상기 플립플롭(F/F)은 이 신호에 동기하여 제2도의 (다)와 같은 출력신호(OUT)를 출력하게 된다.The sampling value of the capacitor Cin thus added is red nod as shown in (b) of FIG. 2 by the capacitor Co and the operational amplifier OP 1 of the rear portion 2 through the switch SW 2 . The integral gabit is compared with the reference voltage V ref1 in the comparing unit 3 and input to the flip-flop F / F. Accordingly, the flip-flop F / F outputs the output signal OUT as shown in FIG. 2C in synchronization with this signal.

이때 제2도에 도시된 바와 같이 스텝전압 +VR은 입력 바이어스전업에 대해 VR만큼 높고 VR만큼 낮은 전압을 의미한다.In this case, as shown in FIG. 2, the step voltage + V R means a voltage as high as V R and as low as V R with respect to the input bias voltage.

예를 들어 제2도의 (가)에 도시한 바와 같이 입력 바이어스전압이 접지전위이면 +VR=1V이고, -VR-1V를 나타낸다.For example, as shown in FIG. 2A, if the input bias voltage is the ground potential, + V R = 1V and -V R -1V.

그러나, 상기한 종래 오버샘플링 아날로그/디지탈변환기는 스텝전압(+VR,-VR)을 정확하게 일치시키지 않으면, 스텝전압에 대한 불일치(mismatch)가 발생하여 아날로그/디지탈변환기의 선형 특성을 저하시킬 뿐만 아니라 상기 스텝전압을 정확히 일치시키기 위한 내부 바이어스를 발생하기 위해 사이즈가 증차되는 문제점이 있었다.However, if the above-described conventional oversampling analog / digital converter does not exactly match the step voltage (+ V R , -V R ), a mismatch with the step voltage may occur, thereby reducing the linear characteristics of the analog / digital converter. In addition, there is a problem in that the size is increased to generate an internal bias for exactly matching the step voltage.

본 고안은 이러한 종래의 문제점을 해결하기 위하여, 캐패시터의 매칭(matching)특성을 이용하여 회로의 크기를 간소화하고, 양호한 선형 특성을 얻을 수 있도록 한 오버샘플링 아날로그/디지탈변환기를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In order to solve such a conventional problem, the present invention devised an oversampling analog / digital converter to simplify the circuit size and obtain a good linear characteristic by using a matching characteristic of a capacitor. Referring to the drawings in detail as follows.

제3도는 본 고안의 오버샘플링 아날로그/디지탈변환기 회로도로서, 이에 도시한 바와 같이 클럭신호(ø)에 따라 입력 아날로그신호(A)를 샘플링하여 출력하고, 상기 클럭신호(ø)에 따라 스텝전압(-VR)을 샘플링하여 스텝전압(+VR),(-VR)으로 출력한 후 출력신호(OUT)에 따라 상기 스텝전압(+VR) 또는 스텝전압(-VR)을 상기 입력 아날로그신호(A)를 샘플링한 출신신호에 더하는 입력 샘플링부(11)와, 상기 입력 샘플링부(11)의 출력신호는 연산증폭기(OP1)와 캐패시터(Co)에 의해 적분하는 적분부(12)와, 상기 적분부(12)의 출력신호를 기준전압(Vref1)과 비교하는 비교부(13)과, 상기 비교부(13)의 출력신호에 동기되어 상기 출력신호(OUT)를 출력하는 플립플롭(F/F)으로 구성한 것으로, 상기 입력 샘플링부(11)는 입력 아날로그신호(A)가 클럭신호(ø)의 제어를 받는 스위치(SW11)의 일측 고정단자(a11)에 인가되게 접속함과 아울러 그의 타측 고정단자(b11)를 접지에 접속하여, 그 스위치(SW11)를 캐패시터(Cin)를 통해 클럭신호(ø)의 제어를 받는 스위치(SW12)에 접속하고, 그 스위치(SW12)의 일측 고정단자(a12)를 접지에 접속함과 아울러 그의 타측 고정단자(b12)를 적분부(12)의 입력측에 접속하며, 스텝전압(-VR)이 클럭신호(ø)의 제어를 받는 스위치(SW13)의 일측 고정단자(a13) 및 스위치(SW15)의 타측 고정단자(b15)에 인가되게 접속함과 아울러 그 스위치(SW13)의 타측 고정단자(b13) 및 스위치(SW15)의 일측고정단자(a15)를 접지에 접속하여, 그 스위치(SW13),(SW15)를 캐패시터(CDAP),(CDAN)를 각기 통해 클럭신호(ø)의 제어를 받는 스위치(SW14),(SW16)에 접속하고, 상기 스위치(SW14),(SW16)의 일측 고정단자(a14),(a16)를 접지에 접속함과 아울러 타측 고정단자(b14),(b16)를 출력신호(OUT)의 제어를 받는 스위치(SW17)의 일측 고정단자(a17) 및 타측 고정단자(b17)에 각기 접속하며, 상기 스위치(17)를 상기 적분부(12)의 입력측에 공통 접속하여 구성한다.3 is an oversampling analog / digital converter circuit diagram of the present invention. As shown in FIG. 3, the input analog signal A is sampled and output according to the clock signal ø, and the step voltage -V R) and the sampling step voltage (+ V R), (- V R) the input of the step voltage (+ V R) or the step voltage (-V R) according to the output after the output signal (OUT) with An input sampling unit 11, which adds the analog signal A to the sampled origin signal, and the output signal of the input sampling unit 11 integrates the operational amplifier OP 1 and the capacitor Co by integrating unit 12. ) And a comparator 13 for comparing the output signal of the integrator 12 with a reference voltage V ref1 , and outputting the output signal OUT in synchronization with the output signal of the comparator 13. In the flip-flop (F / F), the input sampling section 11 is a switch in which the input analog signal A is controlled by the clock signal (ø) Chi clock signal through the junction box and addition by connecting his other side fixed terminal (b 11) on the ground, the switch (SW 11) a capacitor (Cin) to be applied to one side of the fixed terminal (a 11) of the (SW 11) ( the switch SW 12 under the control of ø), the fixed terminal a 12 of the switch SW 12 is connected to ground, and the fixed terminal b 12 thereof is connected to the integrating unit 12. a switch under the control of, and connected to the input side, the step voltage (-V R) is a clock signal (ø) (SW 13) one side of the fixed terminal (a 13) and a switch (SW 15) the other fixing terminal (15 b) of the It is to be connected to the box and as well as to connect the other side fixed terminal (b 13) and the fixed terminal side of the switch (SW 15) (a 15) of the switch (SW 13) to ground, the switch (SW 13), (SW 15) a capacitor (CDAP), the switch under the control of each clock signal (ø) via a (CDAN) (SW 14), (SW 16), and said switch (SW connected to 14), (SW 16), one side of the a fixed terminal (a 14), (a 16 ) Whether junction box as well as each of the other side fixed terminal (b 14), (b 16 ) fixed terminal side of the switch (SW 17) are under the control of the output signal (OUT) (a 17) and the other side fixed terminal (b 17) The switch 17 is connected to the input side of the integrating unit 12 in common.

이와같이 구성한 본 고안의 작용효과를 상세히 설명하면 다음과 같다.Referring to the effect of the present invention configured in this way in detail as follows.

클럭신호(ø)가 고전위상태이면 스위치(SW11)(SW12)가 일측 고정단자(a11),(a13)에 각기 단락되므로 입력 아날로그신호(A)는 그 스위치(SW11)를 통해 캐패시터(Cin)에 샘플링되고, 또한 이때 스위치(SW13),(SW14)가 일측고정단자(a13),(a14)에 단락되어, 스텝전압(-VR)이 그 스위치(SW15),(SW16)가 일측 고정단자(a15),(a16)에 단락되므로 캐패시터(CDAN)가 완전 방전상태로 된다.If the clock signal ø is in the high potential state, the switch SW 11 (SW 12 ) is short-circuited to one of the fixed terminals a 11 and (a 13 ), respectively, and thus the input analog signal A is connected to the switch SW 11 . Is sampled on the capacitor Cin, and at this time, the switches SW 13 and SW 14 are short-circuited to one side fixed terminal a 13 and a 14 , so that the step voltage (-V R ) is applied to the switch SW. 15 ) and (SW 16 ) are short-circuited to one of the fixed terminals a 15 and (a 16 ), so that the capacitor CDAN is in a completely discharged state.

이후, 클럭신호(ø)가 저전위상태로 되면, 스위치(SW11),(SW12)가 타측 고정단자(b11),(b12)에 단락되므로 캐패시터(Cin)에 샘플링된 신호가 그 스위치(SW12)를 통해 적분부(12)에 입력되고, 또한 이때 스위치(SW13),(SW14)가 타측 고정단자(b13),(b14)에 단락되므로 캐패시터(CDAP)에 충전된 전압이 그 스위치(SW14)를 통해 접속점(P1)에 반대극성으로 나타나게 되어 스위치(SW17)의 일측 고정단자(a17)에 스텝전압(+VR)이 인가되고, 또한 이때 스위치(SW15),(SW16)가 타측 고정단자(b15),(b16)에 단락되므로 스텝전압(-VR)이 그 스위치(SW15), 캐패시터(CDAN) 및 스위치(SW16)를 통하게 되어 접속점(P2)에 스텝전압(-VR)이 나타난다. 이와 같이 접속점(P1),(P2)에 나타나는 스텝전압(+VR),(-VR)은 출력신호(OUT)에 따라 스위치(SW17)에서 선택되어 상기 스위치(SW12)의 출력신호에 더해진다.After that, when the clock signal ø is in the low potential state, the switches SW 11 and SW 12 are short-circuited to the other fixed terminals b 11 and b 12 , and thus the signal sampled by the capacitor Cin is lost. It is input to the integrating unit 12 through the switch (SW 12 ), and at this time, the switch (SW 13 ), (SW 14 ) is short-circuited to the other fixed terminal (b 13 ), (b 14 ), so it is charged in the capacitor (CDAP) The voltage is applied to the connection point P 1 with the opposite polarity through the switch SW 14 , so that the step voltage (+ V R ) is applied to one fixed terminal a 17 of the switch SW 17 , and at this time, the switch Since (SW 15 ) and (SW 16 ) are short-circuited to the other fixed terminal (b 15 ) and (b 16 ), the step voltage (-V R ) is the switch (SW 15 ), the capacitor (CDAN), and the switch (SW 16 ). The step voltage (-V R ) appears at the connection point P 2 . A is selected by the switch (SW 17) of the switch (SW 12) in accordance with an output signal (OUT) - Thus, the connection point (P 1), the step voltage (+ V R), that appears in (P 2) (V R) It is added to the output signal.

즉, 출력신호(OUT)가 고전위상태이면, 스위치(SW17)가 일측 고정단자(a17)에 단락되므로 접속점(P1)의 스텝전압(+VR)이 그 스위치(SW17)를 통해 스위치(SW12)의 출력신호에 더해지고, 출력신호(OUT)가 저전위상태이면 스위치(SW17)가 타측 고정단자(b17)에 단락되므로 접속점(P2)의 스텝전압(-VR)이 그 스위치(SW17)를 통해 스위치(SW12)의 출력신호에 더해진다.That is, when the output signal OUT is in the high potential state, the switch SW 17 is short-circuited to one fixed terminal a 17 , so that the step voltage (+ V R ) of the connection point P 1 is applied to the switch SW 17 . Is added to the output signal of the switch SW 12 , and if the output signal OUT is at a low potential, the switch SW 17 is shorted to the other fixed terminal b 17 , so that the step voltage (-V) of the connection point P 2 is R ) is added to the output signal of the switch SW 12 via the switch SW 17 .

이와 같이 적분부(2)에 입력되는 스텝전압(+VR) 또느 스텝전압(-VR)과 스위치(SW12)의 출력신호인 샘플링전압은 연산증폭기(OP1)와 캐패시터(Co)에 의해 적분되는 것으로, 상기의 설명을 수식으로 나타내 설명한다.As such, the sampling voltage, which is the output signal of the step voltage (+ V R ) or the step voltage (-V R ) and the switch SW 12 , input to the integrating unit 2 is supplied to the operational amplifier OP 1 and the capacitor Co. It demonstrates by integrating by the above description by the formula.

연산증폭기(OP1) 및 캐패시터(Co)의 적분출력전압(Vo)을 Vo=Vn-1이라 하면, 클럭신호(ø)가 고전위일때 캐패시터(Co)에 축적된 전하량(Q1)은 하기식의 식(1)과 같이 나타난다.If the integral output voltage Vo of the operational amplifier OP 1 and the capacitor Co is Vo = V n-1 , the amount of charge Q 1 accumulated in the capacitor Co when the clock signal ø is high is It is shown as following formula (1).

Q1=CoVn-1+CinVin (1)Q 1 = CoV n-1 + CinVin (1)

한편, 클럭신호(ø)가 저전위일 때 적분후 출력전압(Vo)을 Vo=Vn이라하면 캐패시터(Co)축적된 전하량(Q2)은 하기식의 식(2)와 같이 나타난다.On the other hand, if the output signal Vo after integration when the clock signal ø is low potential is Vo = Vn, the amount of charge Q 2 accumulated in the capacitor Co is represented by the following equation (2).

Q2=CDAPVR+CoVin (2)Q 2 = CDAPV R + CoVin (2)

결국, 클럭신호(ø)가 고전위나 저전위일 때 전하량(Q)은 보존된다.As a result, the charge amount Q is preserved when the clock signal? Is high or low potential.

따라서 Q1=Q2이고, 식(1)과 식(2)로 부터로 된다.So Q 1 = Q 2 and from equations (1) and (2) It becomes

즉, 현지의 적분출력은 1주기전의 출력에을 더한 값으로 된다.In other words, the local integral output is equal to the output one cycle ago. Is the sum of.

이와 같은 적분부(2)의 출력전압은 비교부(3)로 입력되어 기준전압(Vref1)과 비교되고, 이 비교부(3)의 출력신호에 플립플롭(F/F)이 동기되어 다음 주기의 입력샘플값과 적분부(2)의 스텝방향을 결정하는 출력신호(OUT)를 출력하게 된다.The output voltage of the integrating unit 2 is input to the comparing unit 3 and compared with the reference voltage Vref1, and the flip-flop F / F is synchronized with the output signal of the comparing unit 3 to the next period. An output signal OUT for determining the input sample value of and the step direction of the integrator 2 is output.

상기에서 설명한 바와 같이 본 고안은 캐패시터의 매칭특성을 이용하여 양호한 선형 특성을 얻을 수 있을 뿐만 아니라, 플러스, 마이너스 스텝전압을 일치시키기 위한 별도의 회로가 필요없게 되므로 회로의 크기를 간소화할 수 있어 집적회로 구현에 유용한 효과가 있게 된다.As described above, the present invention can not only obtain a good linear characteristic by using the matching characteristics of the capacitor, but also simplify the size of the circuit by eliminating a separate circuit for matching the positive and negative step voltages. This has a useful effect on circuit implementation.

Claims (1)

입력 아날로그신호(A)를 샘플링하고, 그 샘플링신호에 출력신호(OUT)에 따라 스텝전압(+VR) 또는 스텝전압(-VR)을 더하고 출력하는 입력 샘플링부와, 상기 입력 샘플링부의 출력신호를 적분하는 적분부와, 상기 적분부의 출력신호를 기준전압과 비교하는 비교부와, 상기 비교부의 출력신호에 동기하여 상기 출력신호(OUT)를 출력하는 플립플롭으로 구성된 오버샘플링 아날로그/디지탈변환기에 있어서, 상기 입력 샘플링부는 상기 입력 아날로그신호(A)를 클럭신호(ø)의 제어를 받는 스위치(SW11), 캐패시터(Cin) 및 상기 클럭신호(ø)의 제어를 받는 스위치(SW12)에 의해 샘플링하여 출력하고, 스텝전압(-VR)을 상기 클럭신호(ø)의 제어를 받는 스위치(SW13), 캐패시터(CDAP) 및 상기 클럭신호(ø)의 제어를 받는 스위치(SW14)에 의해 샘플링하여 스텝전압(+VR)으로 공급하고, 상기 스텝전압(-VR)을 상기 클럭신호(ø)의 제어를 받는 스위치(SW15), 캐패시터(CDAN) 및 상기 클럭신호(ø)의 제어를 받는 스위치(SW15), 캐패시터(CDAN) 및 상기 클럭신호(ø)의 제어를 받는 스위치(SW16)에 의해 샘플링하여 스텝전압(-VR)으로 공급하며, 상기 공급되는 스텝전압(+VR) 또는 스텝전압(-VR)을 상기 출력신호(OUT)에 따라 스위치(SW17)에서 선택하여 상기 스위치(SW12)를 통해 출력되는 샘플링신호에 더하게 구성된 것을 특징으로 하는 오버샘플링 아날로그/디지탈변환기.An input sampling unit for sampling an input analog signal A, adding and outputting a step voltage (+ V R ) or a step voltage (-V R ) to the sampling signal according to the output signal OUT, and an output of the input sampling unit An oversampling analog / digital converter comprising an integrator for integrating a signal, a comparator for comparing the output signal of the integrator with a reference voltage, and a flip-flop for outputting the output signal OUT in synchronization with the output signal of the comparator In the input sampling unit, the switch SW 11 under which the input analog signal A is controlled by the clock signal ø, the capacitor Cin, and the switch SW 12 under the control of the clock signal ø. And a switch SW 13 under which the step voltage (-V R ) is controlled by the clock signal ø, a capacitor CDAP, and a switch SW 14 under the control of the clock signal ø. ) step voltage (+ V R) and sampled by the coming Supply, and the step voltage (-V R) of the switch under the control of a clock signal (ø) (SW 15), a capacitor (CDAN) and a switch under the control of the clock signal (ø) (SW 15), a capacitor (CDAN) and the switch (SW 16 ) under the control of the clock signal (ø) is sampled and supplied to the step voltage (-V R ), the supplied step voltage (+ V R ) or step voltage (-V R is selected from a switch (SW 17 ) according to the output signal (OUT) and configured to be added to the sampling signal output through the switch (SW 12 ), characterized in that the oversampling analog / digital converter.
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