KR950003519B1 - Data error examining method in control system - Google Patents

Abstract

The method includes transmitting and receiving the data composed of a number of bytes including a first byte of parity bits, between a master control unit (1) and slave control units (3) of a control system, reading the parity bits received from the master control unit (1) to discreminate the coincidence state of the parity bits, through a computer (2), and reading and processing the residual bytes of the received data if the parity bits coincides with the inner parity bits. The method improve the data transmission rates, because of using the only parity bits of the received data

Description

제어시스템의 데이타 오류검사 방법Data error checking method of control system

제 1 도는 본 발명에 따른 제어 시스템의 전체 구성도.1 is an overall configuration diagram of a control system according to the present invention.

제 2 도는 주제어 장치의 구성도.2 is a block diagram of a main control device.

제 3 도는 주제어 장치의 동작 타이밍도.3 is an operation timing diagram of the main controller.

제 4 도는 종제어 장치의 구성도.4 is a configuration diagram of a slave control device.

제 5 도는 종제어 장치의 동작타이밍도.5 is an operation timing diagram of the slave control device.

제 6 도는 패리티 검사 방법의 흐름도.6 is a flowchart of a parity check method.

제 7 도는 패리티 비트 배치를 나타낸 도.7 illustrates parity bit arrangements.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 주제어 장치 2 : 컴퓨터1: main controller 2: computer

3a,3b,…,3n : 종제어 장치 4 : 전력선3a, 3b,... , 3n: slave controller 4: power line

7,15 : 버퍼 8,12,17,33,39 : 시프트 레지스터7,15: buffer 8,12,17,33,39: shift register

9,32 : 변복조기 10,31 : 필터9,32: Modulator 10,31: Filter

11 : 디코더 13,16,35 : 래치11: decoder 13,16,35 latch

14,19,41 : 발진부 18,40 : 반송파검출부14,19,41: oscillation unit 18,40: carrier detection unit

34 : 어드레스 비교부 36 : 구동부34: address comparison unit 36: driver

37 : 피제어 장치 38 : 검출부37: controlled device 38: detector

본 발명은 제어시스템의 데이타 오류검사 방법에 관한 것으로, 특히 패리티 비트(parity bit)를 보수 바이트로 이루어진 데이타의 첫번째 바이트 앞부분에 배치시켜 데이타를 송수신하여 데이타 전송의 효율성을 증대시킬 수 있는 제어시스템의 데이타 오류검사 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data error checking method of a control system. In particular, a parity bit is placed in front of a first byte of data consisting of complement bytes to transmit and receive data, thereby improving the efficiency of data transmission. Data error checking method.

일반적으로 데이타 전송을 할 경우 전송되는 데이타의 1바이트당 패리티 비트 1비트를 붙여 9비트의 단위로 전송하는데, 1바이트 데이타중의 하이(High) 또는 로우(Low)비트 갯수가 홀수 또는 짝수 인가에 따라 패리티 비트에 하이 또는 로우 비트를 배치하여 전송한다. 수신측에서는 수신된 패리티 비트를 검사하여 데이타의 오류(error)를 검출한다.Generally, data is transmitted in units of 9 bits by adding 1 bit of parity bit per byte of data to be transmitted, and the number of high or low bits in 1 byte of data is odd or even. Accordingly, the high or low bit is placed in the parity bit and transmitted. The receiving side detects an error of data by checking the received parity bit.

이상과 같이 종래의 경우, 패리티 비트를 전송되는 1바이트 데이타의 끝부분마다 삽입하기 때문에 송수신해야할 데이타량이 많아지게 되면 패리티 비트도 그에 따라 증가되어야 되므로, 전송속도가 저하되고 데이타의 품질이 저하되는 문제점이 있었다.As described above, in the conventional case, since the parity bit is inserted at each end of one-byte data to be transmitted, when the amount of data to be transmitted and received increases, the parity bit must be increased accordingly, so that the transmission speed and the quality of the data are degraded. There was this.

본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 전송되는 데이타의 앞부분에 패리티 비트를 배치함으로써 패리티 비트의 수를 적게하여 데이타 전송속도를 높이고, 전송데이타의 품질을 향상 시킬 수 있는 제어시스템의 데이타 오류검사 방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and by arranging parity bits in front of data to be transmitted, a control system capable of increasing the data transmission speed and improving the quality of transmission data by reducing the number of parity bits is provided. The purpose is to provide a data error checking method.

이하 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명에 따른 전력선을 통해 데이타를 송수신하는 제어 시스템의 전체 구성도이다. 도면에서 알 수 있는 바와같이, 제어 시스템은 주제어 장치(1), 컴퓨터(2) 및 복수개의 종제어 장치(3a∼3n)로 이루어져 있다. 주제어 장치(1)에는 전력선(4)를 통해 복수의 종제어 장치(3a∼3n)가 접속되고, 주제어 장치(1)에는 컴퓨터(2)가 접속되고, 종제어 장치(3a∼3n)의 각각에는 피제어 장치(도면에 나타내지 않았음)가 접속된다. 주제어 장치(1)는 컴퓨터(2)의 명령에 따라 컴퓨터(2)가 출력한 데이타를 복수의 종제어 장치(3a∼3n)측으로 출력하고, 복수의 종제어 장치(3a∼3n)는 주제어 장치(1)로부터의 제어데이타에 따라 피제어장치를 제어한다. 종제어 장치(3a∼3n)의 각각은 피제어 장치를 제어한후 피제어 장치의 동작 상태를 나타내는 동작 상태 데이타를 전력선(4)를 통해 주제어 장치(1)측으로 보내고, 주제어 장치(1)는 종제어 장치(3a∼3n)로부터의 동작 상태 데이타를 컴퓨터(2)측에 입력한다.1 is an overall configuration diagram of a control system for transmitting and receiving data through a power line according to the present invention. As can be seen from the figure, the control system is composed of a main controller 1, a computer 2 and a plurality of slave control devices 3a to 3n. A plurality of slave control devices 3a to 3n are connected to the main controller 1 via the power line 4, and a computer 2 is connected to the main controller 1, and each of the slave controllers 3a to 3n is connected. The controlled device (not shown) is connected to the. The main controller 1 outputs the data output by the computer 2 to the plurality of slave controllers 3a to 3n according to the command of the computer 2, and the slave controllers 3a to 3n are the master controller. The controlled device is controlled in accordance with the control data from (1). Each of the slave control devices 3a to 3n sends the operation state data indicating the operation state of the controlled device to the main control device 1 via the power line 4 after controlling the controlled device, and the main control device 1 The operation state data from the slave control devices 3a to 3n is input to the computer 2 side.

제 2 도는 주제어 장치의 구성도이고, 제 3 도는 주제어 장치의 동작 타이밍도이다. 제 2도에서 알 수 있는 바와같이 주제어 장치는 송신부(5)와 수신부(6)로 이루어진다. 송신부(5)는 버퍼(7), 시프트 레지스터(8),(12), 변복조기(9), 필터(10), 디코더(11), 래치(13) 및 발진부(19)로 이루어지고, 수신부(6)는 버퍼(15), 래치(16), 시프트 레지스터(17), 반송파 검출부(18) 및 발진부(19)로 이루어진다. 송신부(5)의 버퍼(7)는 시프트 레지스터(8),(12)와 디코더(11)에 접속되어 디코더(11)로부터 공급된 제3(a)도, 제3(b)도와 같은 신호에 따라 컴퓨터(2)의 데이타 버스로부터 출력된 제어데이타를 받아들여 시프트 레지스터(8),(12)측에 저장시킨다. 시프트 레지스터(8)는 시프트 레지스터(12)와 변복조기(9)에 접속되어 디코더(11)로부터의 신호, 래치(13)로부터 출력된 제3(c)도와 같은 신호, 및 발진부(14)로부터 출력된 제3(e)도와 같은 신호에 따라 저장된 제어 데이타를 제3(f)도와 같은 형태로 변복조기(9)측으로 출력한다. 변복조기(9)는 래치(13)로부터의 제3(d)도와 같은 신호에 따라 시프트 레지스터(8)로부터 공급된 제어 제이타를 제3(g)도와 같이 변조하여 필터(10)측에 출력하고, 전력선(4)으로부터 필터(10)를 통해 입력된 종제어 장치가 보낸 제3(h)도와 같은 반송파를 복조하여 제3(k)도와 같은 동작 상태 데이타를 수신부(6)와 시프트 레지스터(17)측에 출력한다.2 is a configuration diagram of the main controller, and FIG. 3 is an operation timing diagram of the main controller. As can be seen in FIG. 2, the main controller comprises a transmitter 5 and a receiver 6. The transmitting unit 5 is composed of a buffer 7, a shift register 8, 12, a modulator 9, a filter 10, a decoder 11, a latch 13, and an oscillator 19. (6) includes a buffer 15, a latch 16, a shift register 17, a carrier detection unit 18, and an oscillator 19. As shown in FIG. The buffer 7 of the transmission unit 5 is connected to the shift registers 8 and 12 and the decoder 11 so that the third (a) supplied from the decoder 11 also receives the same signal as the third (b). Therefore, the control data output from the data bus of the computer 2 is received and stored in the shift registers 8 and 12 side. The shift register 8 is connected to the shift register 12 and the demodulator 9, from a signal from the decoder 11, a signal such as a third (c) diagram output from the latch 13, and from the oscillator 14; The stored control data is output to the modulator 9 in the form of the third (f) diagram in accordance with the output signal of the third (e) diagram. The modulator 9 modulates the control zeta supplied from the shift register 8 in the same manner as in the third (g) diagram according to the same signal as the third diagram d from the latch 13 and outputs it to the filter 10 side. And demodulate a carrier wave like the third (h) diagram sent by the slave control device inputted from the power line 4 through the filter 10 to receive the operation state data such as the third (k) diagram and the shift register ( Output to the 17) side.

수신부(6)의 시프트 레지스터(17)는 변복조기(9)로부터 출력된 제3(k)도와 같은 동작 상태 데이타를 받아 발진부(19)로부터 출력된 제3(j)도와 같은 클럭 신호에 따라 데이타를 시프트 시키고, 발진부(19)로부터 출력된 제3(l)도와 같은 신호에 따라 동작 상태 데이타를 래치(16)측으로 이동시킨다. 래치(16)는 시프트 레지스터(17)로부터의 동작 상태 데이타를 발진부(19)로부터의 클럭신호에 따라 버퍼(15)측으로 출력한다. 버퍼(15)는 래치(16)로부터의 동작 상태 데이타를 디코더(11)로부터 출력된 제3(m)도와 같은 신호에 따라 컴퓨터(2)의 데이타 버스 측으로 출력한다. 반송파 검출부(18)는 전력선(4)으로부터 필터(10)를 통해 입력된 제3(h)도와 같은 반송파를 검출하고, 제3(i)도와 같은 검출 신호를 발진부(19)측에 공급한다. 발진부(19)는 반송파 검출부(18)로부터의 검출 신호에 따라 클럭신호를 발생하여 출력한다.The shift register 17 of the receiver 6 receives operation state data such as the third (k) degree outputted from the modulator 9 and receives the data according to a clock signal such as the third (j) degree outputted from the oscillator 19. Is shifted and the operation state data is moved to the latch 16 side in accordance with a signal such as the third (l) degree output from the oscillation unit 19. The latch 16 outputs the operation state data from the shift register 17 to the buffer 15 side in accordance with the clock signal from the oscillation unit 19. The buffer 15 outputs the operation state data from the latch 16 to the data bus side of the computer 2 according to the same signal as the third (m) degree output from the decoder 11. The carrier detection unit 18 detects a carrier wave such as the third (h) degree input from the power line 4 through the filter 10 and supplies a detection signal such as the third (i) degree to the oscillation unit 19 side. The oscillation unit 19 generates and outputs a clock signal in accordance with the detection signal from the carrier detection unit 18.

주제어 장치의 시프트 레지스터(8),(12)로부터 출력되는 데이타의 전송속도를 향상시키고 데이타의 품질을 향상시키기 위해서는 제 7 도에 나타낸 바와같이 n바이트의 데이타중 첫번째 바이트의 앞부분에 위치한 1개 또는 복수 비트를 패리티 비트로 설정하고 나머지 2번째 내지 n번째 바이트에 실제 데이타를 설정하여 전송해야 한다. 주제어 장치의 시프트 레지스터(8),(12)로부터 출력되는 제3(f)도와 같은 데이타 중의 특정 데이타 비트를 "1"과 "0"의 비트로 만들어서 변복조기(9)및 필터(10)를 통해 종제어 장치 측에 전송한다.In order to improve the transmission speed of the data output from the shift registers 8 and 12 of the main controller and to improve the quality of the data, as shown in FIG. Multiple bits must be set as parity bits and actual data must be set in the remaining 2nd to nth bytes and transmitted. Through the demodulator 9 and the filter 10, a specific data bit in the data such as the third (f) output from the shift registers 8 and 12 of the main controller is made into bits of "1" and "0". Transfer to slave control device.

제 4 도는 종제어 장치의 구성도이고, 제 5 도는 종제어장치의 동작 타이밍도이다. 제 4 도에서 알 수 있는 바와같이 종제어 장치는 필터(31), 변복조기(32), 시프트 레지스터(33), 어드레스 비교부(34), 래치(35), 구동부(36), 검출부(38), 시프트 레지스터(39), 반송파 검출부(40) 및 발진부(41)로 이루어진다. 필터(31)는 전력선(4)으로부터 입력되는 전류중 제5(a)도와 같은 반송파만을 통과시키고, 변복조기(32)는 전력선(4)으로부터 필터(31)를 통해 입력된 반송파를 복조하여 주제어 장치에서 보낸 제어 데이타를 시프트 레지스터(33)측에 출력하고, 시프트 레지스터(39)로부터 입력된 피제어 장치(37)의 동작상태 데이타를 변조하여 필터(31)를 통해 전력선(4)측으로 전송한다. 시프트 레지스터(33)는 변복조기(32)로부터 출력된 제5(d)도와 같은 제어 데이타를 저장하고, 발진부(41)로부터 출력된 제5(c)도와 같은 클럭 신호에 따라 저장된 제어 데이타를 어드레스 비교부(34)와 래치(35)측에 출력한다. 어드레스 비교부(34)는 시프트 레지스터(33)로부터 입렬된 제어 데이타중의 어드레스가 해당 종제어 장치의 어드레스와 일치하는가를 판단하여 일치할 경우에 래치(35)측에 제어 신호를 출력한다. 래치(35)는 어드레스 비교부(34)로부터의 제어신호에 따라 시프트 레지스터(33)로부터 출력된 제어 데이타를 저장하고 제5(e)도에 빗금으로 나타낸 바와같은 제어 데이타중의 특정 비트로 송신모드인지 수신모드인지를 판별하여 송신모드일때는 시프트 레지스터(39)와 변복조기(32)측으로 제5(f)도와 같은 제어신호를 출력하여 시프트 레지스터(39)에 저장된 피제어 장치(37)의 동작상태 데이타를 변복조기(32)가 변조하여 주제어 장치측으로 송출하게 하고, 수신모드일때는 변복조기(32)측으로 제5(g)도와 같은 제어신호를 출력하여 변복조기(32)가 수신동작을 하도록 제어하고 시프트 레지스터(33)로부터의 제어 데이타를 구동부(36)측에 출력한다.4 is a configuration diagram of the slave controller, and FIG. 5 is an operation timing diagram of the slave controller. As can be seen in FIG. 4, the longitudinal control device includes a filter 31, a modulator 32, a shift register 33, an address comparison unit 34, a latch 35, a driver 36, a detector 38 ), A shift register 39, a carrier detection unit 40, and an oscillator 41. The filter 31 passes only a carrier wave equal to the fifth (a) degree among the currents input from the power line 4, and the modulator 32 demodulates the carrier wave input from the power line 4 through the filter 31. The control data sent from the device is output to the shift register 33, and the operation state data of the controlled device 37 input from the shift register 39 is modulated and transmitted to the power line 4 through the filter 31. . The shift register 33 stores control data such as the fifth (d) diagram output from the modulator 32, and addresses the control data stored according to the clock signal such as the fifth (c) diagram output from the oscillator 41. Output to the comparator 34 and latch 35 side. The address comparison section 34 determines whether the address in the control data input from the shift register 33 matches the address of the slave control apparatus, and outputs a control signal to the latch 35 side when the address comparison section 34 matches. The latch 35 stores control data output from the shift register 33 in accordance with a control signal from the address comparison section 34, and transmits to a specific bit in the control data as indicated by hatching in Fig. 5 (e). In the transmission mode, the control signal 37 stored in the shift register 39 is output by outputting a control signal as shown in FIG. 5 (f) to the shift register 39 and the demodulator 32 in the transmission mode. The modulator 32 modulates the state data to be sent to the main control unit. In the receiving mode, the modulator 32 outputs a control signal as shown in FIG. 5 (g) to the modulator 32 so that the modulator 32 performs the receiving operation. Control is performed and the control data from the shift register 33 is output to the drive section 36 side.

구동부(36)는 래치(35)로부터 공급된 제어 데이타에 따라 피제어 장치(37)를 동작시킨다. 검출부(38)는 피제어 장치(37)의 동작 상태를 검출하여 그에 관한 동작 상태 데이타를 시프트 레지스터(39)측으로 출력한다. 반송파 검출부(40)는 필터(31)에 입출력되는 제5(a)도와 같은 반송파를 검출하고, 제5(b)도와 같은 검출신호를 발진부(41)측에 공급한다. 제5(b)도에 빗금으로 표시한 부분은 수신 및 송신 모드의 변환에 필요한 지연시간이다. 발진부(41)는 반송파 검출부(40)로부터의 검출신호에 따라 제5(c)도와 같은 클럭 신호를 발생하여 시프트 레지스터(33),(39) 및 어드레스 비교부(34)측에 공급한다. 시프트 레지스터(39)는 검출부(38)로부터 인가되는 동작상태 데이타를 발진부(41)로부터의 클럭신호와 래치(35)로부터의 제어신호에 따라 변복조기(32)측에 출력하는데, 외부의 패리티 비트 발생부(도면에 도시하지 않음)로 부터 인가된 패리티 비트를 먼저 출력한후 동작상태 데이타를 출력함으로써 패리티 비트를 동작 상태 데이타의 앞부분에 삽입시켜 변복조기(32)측에 출력한다. 앞부분에 패리티 비트를 삽입시킨 동작 상태 데이타는 변복조기(32)에 의해 변조되어 필터(31) 및 전력선(4)을 통해 주제어 장치측으로 전송되며, 컴퓨터가 주제어 장치에 도착된 동작 상태 데이타를 읽어들여 전체 제어 시스템의 동작 상태를 파악하고 전체 제어 시스템의 다음 제어 동작을 결정하게 된다.The drive unit 36 operates the controlled device 37 in accordance with the control data supplied from the latch 35. The detection part 38 detects the operation state of the to-be-controlled apparatus 37, and outputs the operation state data regarding it to the shift register 39 side. The carrier detection unit 40 detects a carrier wave like the fifth (a) degree input and output to the filter 31 and supplies the detection signal like the fifth (b) degree to the oscillation part 41 side. Part shown by hatching in FIG. 5 (b) is a delay time necessary for switching between the reception and transmission modes. The oscillator 41 generates a clock signal as shown in FIG. 5C according to the detection signal from the carrier detector 40 and supplies it to the shift registers 33, 39 and the address comparator 34. FIG. The shift register 39 outputs the operation state data applied from the detector 38 to the demodulator 32 side in accordance with the clock signal from the oscillator 41 and the control signal from the latch 35. The external parity bit By first outputting the parity bits applied from the generator (not shown in the figure), and then outputting the operation state data, the parity bits are inserted at the front of the operation state data and output to the modulator 32. The operation state data with the parity bit inserted at the beginning is modulated by the modulator 32 and transmitted to the main control unit via the filter 31 and the power line 4, and the computer reads the operation state data arriving at the main control unit. The operating status of the entire control system is identified and the next control operation of the entire control system is determined.

제 6 도는 주제어 장치에 접속된 컴퓨터의 패리티 검사 동작 흐름도이다. 먼저, 복수의 종제어 장치중 어느 종제어 장치 측으로 제어 데이타를 보낼 것인지 통신상대를 지정하고 송신용 데이타를 지정한다(단계 61). 주제어 장치를 통해 지정된 종제어 장치측에 제어 데이타를 송신하거나 종제어 장치로부터 주제어 장치측에 입력된 동작 상태 데이타를 수신하고(단계 62), 수신된 동작 상태 데이타의 앞부분에 있는 1비트 혹은 복수비트의 패리티 비트 값이, 지정된 값인가를 판별하여(단계 63), 패리티 비트값이 지정된 값인 경우에는 수신된 동작 상태 데이타를 처리하고(단계 64), 종료 여부를 판단하여(단계 65), 종료하지 않을 경우에는 단계 62로 가서 다음 동작을 수행하고, 종료할 경우에는 모든 동작을 종료한다. 단계 63에서, 수신된 동작 상태 데이타의 패리티 비트 값이 지정된 값이 아닌 경우에는 동일한 종제어 장치로부터 수신된 오류데이타(error data)의 첫번째 바이트를 제외한 나머지 바이트를 무시하여 읽어들이지 않고 오류데이타 무시회수를 계산하고(단계 66), 오류데이타 무시회수가 지정된 무시회수 이상인가를 판단하여(단계 67), 오류데이타 무시회수가 지정된 무시회수 이상인 경우에는 계속적으로 통신 오류가 일어나고 있음을 모니터에 표시하고(단계 68), 모든 동작을 종료한다. 단계 67에서 오류데이타 무시회수가 지정된 무시회수 이상이 아닌 경우에는 단계 62로 가서 다시 다음 동작을 수행한다.6 is a flowchart of a parity check operation of a computer connected to the main controller. First, a communication partner is specified to which control device to send control data from among the plurality of slave control devices, and data for transmission is specified (step 61). Sending control data to the designated slave control device side via the main controller or receiving operation status data input to the master controller side from the slave controller (step 62), 1 bit or multiple bits at the beginning of the received operation status data. Determine whether the parity bit value is a specified value (step 63), and if the parity bit value is a specified value, process the received operation status data (step 64), determine whether it is terminated (step 65), and not terminate. If not, go to step 62 to perform the next operation; otherwise, terminate all operations. In step 63, when the parity bit value of the received operation state data is not the specified value, the number of times of ignoreing the error data is not read without ignoring and reading the remaining bytes except the first byte of the error data received from the same slave controller. (Step 66), determine whether the error data ignore count is more than the specified ignore count (step 67), and if the error data ignore count is more than the specified ignore count, the monitor continuously indicates that a communication error occurs ( Step 68), all the operations are terminated. If the error data ignore count in step 67 is not more than the specified ignore count, go to step 62 and perform the next operation again.

이상 설명한 바와같이, 본 발명은 복수 바이트로 이루어진 데이타의 첫번째 바이트 앞부분에 1비트 또는 복수 비트의 패리티 비트를 배치하여 송수신하기 때문에, 수신측에서는 먼저 수신된 데이타의 첫번째 바이트를 읽어 패리티 비트의 일치여부를 판단한후 패리티 비트가 일치하지 않을때는 해당 첫번째 바이트 이후의 데이타는 무시하여 읽어들이지 않고, 패리티 비트가 일치할 경우에만 해당 첫번째 바이트 이후의 데이타를 읽어 처리하기 때문에 데이타의 전송속도를 향상시킬 수 있고, 데이타량이 많은 경우에도 적은 수의 패리티 비트를 사용하여 데이타 오류를 검사할 수 있기 때문에 전송 데이타의 품질을 향상시킬 수 있다.As described above, according to the present invention, since a parity bit of one bit or a plurality of bits is transmitted and received in front of the first byte of data consisting of a plurality of bytes, the receiving side first reads the first byte of the received data to determine whether the parity bits match. If the parity bit does not match after judgment, the data after the first byte is not ignored, and the data after the first byte is read and processed only when the parity bit matches. Therefore, the data transfer speed can be improved. Even when the data volume is large, a small number of parity bits can be used to check for data errors, thereby improving the quality of the transmitted data.

Claims (1)

주제어장치가 컴퓨터로부터 인가된 데이타를 다수의 종제어 장치측에 선택적으로 전송하고, 상기 종제어 장치가 주제어 장치로부터의 데이타에 따라 피제어 장치를 제어한후 상기 피제어 장치의 동작 상태를 알리기 위한 데이타를 상기 주제어 장치측에 전송하며, 상기 주제어 장치가 종제어 장치로부터 인가된 데이타를 상기 컴퓨터 측에 출력하도록 구성된 제어시스템의 데이타 오류검사 방법에 있어서, 앞부분에 소정 비트의 패리티 비트가 배치된 첫번째 바이트를 포함한 복수 바이트로 이루어진 데이타를 상기 주제어 장치 및 종제어 장치간에 송수신하고, 상기 컴퓨터는 주제어 장치를 통해 수신된 복수 바이트의 데이타중 첫번째 바이트에 배치된 패리티 비트를 읽어 패리티 비트 일치 여부를 판단하여, 패리티 비트가 일치할 경우에만 상기 수신된 데이타의 나머지 바이트를 읽어들여 처리하는 것을 특징으로 하는 제어 시스템의 데이타 오류 검사방법.The master controller selectively transmits data applied from the computer to a plurality of slave control apparatuses, and the slave controller controls the controlled apparatus according to the data from the master controller and informs the operation state of the controlled apparatus. A data error checking method of a control system configured to transmit data to the main control device side, wherein the main control device is configured to output data applied from a slave control device to the computer side, the first having a predetermined bit of parity bit disposed first. Transmit and receive data consisting of a plurality of bytes including the byte between the main controller and the slave control device, and the computer reads the parity bits arranged in the first byte of the plurality of bytes of data received through the main controller to determine whether the parity bits match Only if the parity bits match Data error checking method of a control system which comprises a read process the remaining bytes of data.