KR950001951B1 - 게이트된 전송회로(Gated transmission circuit) - Google Patents

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Abstract

내용없음.

Description

게이트된 전송회로(Gated transmission circuit)
제1도는 본 발명에 따라 선택된 연결을 갖는 게이트 입력과 함께 논리게이트 위치를 도시한 회로도.
제2a-2c도는 배치가능의 논리회로를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 논리회로 12 : 게이트(Gate) 입력
20 : 신호통과 트랜지스터 22 : 제어전극(control electrode)
24, 26 : 드레인전극 30, 50 : 선택회로
40 : 재충전회로(refresh circuir) 42 : 래치 레지스터(latch register)
본 발명은 반도체 집적회로의 전기회로에 관한 것이며 반도체 전계효과 집적회로에서 효과적으로 사용될 수 있는 게이트 디지탈 신호 전송회로에 관한 것이다. 전계효과 반도체 기술분야에서 정전용량이 전회로소자 즉, 특정형태의 커패시터와 같은 수동회로 소자뿐 아니라 p-채널 및 n-채널 트랜지스터와 같은 능동 소자에도 모두 관계하고 있음은 널리 알려진 사실이다. 따라서 스위칭형 트랜지스터의 동작속도를 개선코자 이와 같은 정전용량을 줄이기 위한 많은 연구가 행하여져 왔으며, 또한 전자를 잡아 유지하여 실질적으로 영구히 용량성 전하를 띄는 트랜지스터 구조를 발생하기 위한 연구가 행하여져 왔다. 소위 MOS라는 것이 컴퓨터 및 관련이 있는 데이타 처리 산업부분에서 사용되는 디지탈 반도체 전계효과 집적회로에 널리 알려진 일반적인 기술에 되어 왔다. 본래의 금속-산화막-반도체(MOS)기질 구조의 개발은 금속, 그리고 질화물(MNOS)과 같은 다른 층을 일원화하는 대신 예를들어 폴리실리콘과 같은 고진도 반도체를 대치시킴을 포함한다. MOS의 적용 예로서는 프로그램 가능형태(ROMs) 또는 재프로그램 가능형태(EPROMs)의 판독 전용 기억장치(ROMs), 그리고 동적형태의 기록가능 메모리(DRAMs)등이 있다.
DRAMs 용으로는 빠른 스위치 동작이 중요하며 각 비트 저장장소가 최저 실현 고유 용량을 갖는 스위치 트랜지스터와 관련된 커패시터를 포함함이 일반적이다. 커패시터는 커패시터 소자가 충전되는 대한 이진값(보통 ＂1＂)을 저장하며 그렇지 않은 경우 다른 이진값을 나타낸다. 충전할 것인가 하는 것은 스위칭 트랜지스터의 상태에 따라 기억장치에 기록시키는 속도로 조절된다. 판독은 전압으로서 전하의 상태를 감지하므로써 그리고 고임피던스 감지회로를 사용하므로써 조절된다. 커패시터 전하는 방전될 것이나 커패시터 전하상태를 감지하는 판독동작을 각각 포함하는 소위 재공급 사이클 중에 주기적으로 재저장되며 이진수 ＂1＂의 값을 저장시키는 장소로의 재기록동작이 그 뒤를 잇는다.
전하트랩은 전하트랩 트랜지스터가 각각 부하회로 형성에 관계하고 있는 때에 EPROMs에 중요하다. 정상동작 논리수준 보다 높은 수준으로 적용된 적절히 트랩된 전하는 그와 같은 트랜지스터가 스위칭되는 것을 막을 수 있다. 비파괴적인 판독은 관계한 부하에 시도된 스위칭 및 감지에 의해 행하여질 수 있다. 소위 플로우팅 게이트(floating gate) 또는 질화물, 산화막 샌드위치 구조의 트랩전하는 정상의 칩동작중 사용되는 논리수준보다 높은 전압수준을 갖는 신호에 의해 또는 발광에 의해 방전될 수 있으며, 이같은 발광에 따라 이들 트랩전하가 EPROM의 재기록을 위해 준비된다. 기록, 지움 그리고 재기록은 EPROM 기록기로 알려진 특별한 목적을 갖는 장치에 의해 보통 수행된다.
CMOS와 같은 전계효과 칩내에서 이진값 대표신호를 통과시킴이 필요할 때 소위 전송게이트(transmisson gate)를 사용함이 일반적이다. 이같은 CMOS 전송게이트는 신호통과를 위해 적어도 4개의 트랜지스터 즉, 평행하고 각각의 두 이진값중 상이한 하나를 통과시키는 p-채널 트랜지스터와 n-채널 트랜지스터, 변환기로 동작하는 두개의 다른 트랜지스터를 포함한다. 저장상태를 근간으로 하는 동작에서 전송게이트의 상태를 세트시키기 위해 래치(latch)를 형성하는 4개의 추가 트랜지스터가 사용될 수도 있다(상기의 동작은 이후 논의될 프로그램 가능의 논리배열 칩에 관계한 선택 목적을 위하여 다른 트랜지스터와 함께 사용되어짐이 필요하다).
DRAM 칩으로부터의 판독은 전압상태가 저장된 용량성 전하에 따라 결정되는 각 비트장소의 전압상태를 효과적으로 감지함을 포함한다.
이같은 감지는 전송게이트가 그 입력에서 출력으로 신호를 효과적으로 통과시켜야 하기 때문에 즉 인식할 수 있으며 효과적인 논리 ＂고(high)＂와 논리 ＂저(low)＂인 등가 신호를 재생시켜야 하기 때문에 전송게이트의 요구조건과는 상당한 차이가 있음을 알 수 있다.
매우 단순한 전송게이트 회로에는 필요한 것이 있으며, 따라서 이와 같은 필요한 것이 없이 프로그램 가능한 논리배열 칩(RLAs)의 가능성을 개선시키기 위한 시도는 특히 준비된 재프로그램 가능성이 재배치가능한 실제 동작에서 획득되도록 하려면 논리셀(cell)의 복잡성을 가중시킴을 포함하는 것으로 나타났다.
오래 구축되어온 PLA 칩은 교차점에서 뒤집을 수 없는 상호연결의 선택으로 게이트 입력 및 출력의 가능한 모든 연결 매트릭스의 형성중 능동부분들에 큰 기여를 하였으며, 실제 게이트 회로는 이들 능동부분들의 가장자리로 제한되었다. 논리회로에 기여된 것과 관계하는 상호연결에 사용된 부분을 줄이므로써 특히, 논리회로 셀을 능동칩 부분위로 균일하게 분배시키므로써 PLA의 게이트 용량을 개선시킴이 단지 가능할 뿐이다.
본인들은 균일한 분배 논리회로를 가지며 각각이 단일 논리기능의 가능한한 간단한 통상의 논리게이트를 갖는 PLAs를 위한 신규하고 유용한 배치가능 논리칩을 제의하였다. 그러나 재배치 가능성을 성취하기 위해 상호연결의 목적으로 통상의 전송게이트 또는 멀티플렉서가 사용된다면 이들 각각이 다수의 단순 논리게이트 회로 입출력에 연결되기 위해 지나치게 많은 칩부분을 필요로 하기 때문에 문제가 발생한다. 예를들어 두 입력 NAND 게이트와 단순 논리게이트를 사용할 수 있음은 특히 유용한 것으로 알려졌다. 그와 같은 제한을 받아들임은 크고 기능적으로 배치가능한 그러나 비교적 숫자가 적고 따라서 회로 설계자가 ULAs를 디자인 하도록 사용할 수 있는 적용성 또는 친밀성이 적은 논리회로를 제공한다.
본 발명의 목적은 전계효과 반도체 칩용의 비교적 단순한 신호전송 회로를 제공하는 것이다.
본 발명에 따라 전계효과 반도체 칩내 게이트 이진신호 전송회로는 그 전극중 하나로의 비트신호 입력과 다른 한 전극으로부터의 비트신호 출력 사이에 연결되어 제어전극(전도가 제1 및 제2전극 사이에서 발생되는 에너지 주입)이 에너지 주입을 위하여 규정된 간격에서만 동작하는 스위칭 회로에 의해 일시적인 에너지 주입을 위해 연결되도록 하며, 단일의 신호통과 트랜지스터가 그 제어전극의 전술한 에너지 주입사이에서 신호를 통과시키도록 동작된다. 이들 에너지 주입은 단일 신호통과 트랜지스터가 전도성을 띄도록하며 즉 전도가 가능하도록 만들어지며, 이같은 전도가 어느정도 방전이 있기 때문에 전술의 규정된 간격으로 주기적으로 제공급되어 지속되어 지도록 한다. 단일 신호통과 트랜지스터의 고위 정전용량은 그 제어전극으로 적용된 전술한 각 에너지 주입중 피할 수 없는 전하의 축적을 초래케한다.
스위칭 회로는 에너지 주입사이의 전술한 규정된 간격에서 방전전압을 적용시키도록 동작하지 않으며 전술한 에너지 주입에 의한 재공급 사이에서 제어전극에 ＂플로오팅(floating)＂을 남기도록 동작한다. 그와 같은 단일 신호통과 트랜지스터는 물론 이들 제어전극의 간헐적인 에너지 주입에도 불구하고 연속적으로 신호를 통과시킬 수 있다.
본 발명의 실시예는 특히 동(同) 칩내에서 논리게이트 회로로의 입력과 게이트회로로부터의 출력을 제공하는데 유용하며, 특히 이같은 입력 또는 출력이 비트신호를 수신하거나 제공하게될 것인지를 결정하는데 유용하다.
논리게이트 입력으로의 또는 그 출력으로부터의 연결통로가 전도되는지 그렇지 않은지를 결정하는 프로그램 가능의 논리배열로의 적용이 분명가능하다. 전도를 위해 제어전극의 주기적인 에너지 주입은 단일 신호통과 트랜지스터의 침투를 강요하며, 그리고 그와 같은 에너지 주입사이의 간격이 ＂온(on)＂상태를 잃지 않도록 즉 고유적으로 발생하는 정전용량 전하가 빠져나가기 전에 지나친 전도를 막는 정도로 되돌아가도록 충분히 짧게 유지된다. 또 다른 스위치 가능의 트랜지스터가 전술한 에너지 주입의 적용을 제어하는데 적합하며, 이같은 트랜지스터와 직렬로 또 다른 스위치 가능의 트랜지스터가 사용되거나, 이들 두 스위칭 트랜지스터 대신 듀얼 게이트(dual-gate) MOSFET로 대치시키어 관계한 단일 신호통과 트랜지스터의 에너지 주입을 가능하게 할 목적으로 우인발생의 전류선택에 대비하도록 함이 가능하다. 이같은 대비는 스위칭 가능이 ROM의 관련된 비트위치(신호통과 트랜지스터당 하나의 비트위치)를 판독함과 동시에 발생하도록 배열시키는데 특히 유용하며 실제 에너지 주입은 그같은 위치에 저장된 비트값에 따라 결정된다.
단일 신호통과 트랜지스터에서는 통상의 전송게이트와 비교하여 매우 단조로우며, DRAM 비트 저장위치의 작용과 비교하여 동(同) 트랜지스터에서의 저장 및 스위치에 효과가 있다. DRAM와 더욱 비교한다면 필요한 전도상태가 외부에서 확인할 수 있는 신호 또는 규정된 배치를 나타내는 메모리 내용으로부터 확인될 것이기 때문에 각각이 충전 이전에 판독동작을 위한 어떤 대비책이 없다. 칩의 전계효과 트랜지스터에서 실제 정전용량은 MOS 트랜지스터 형성의 기하학 주조 및 그 재료에 달려있으며, 신호통과 트랜지스터가 적어도 칩의 다른 트랜지스터(스위칭) 형성에 관계하여 정전용량을 증가시키도록 형성된다(이것이 정전용량을 줄이고자 하는 개발의 주가될 수 있다). 따라서 각 충전간의 간격이 길어지거나 입축력간의 전압 충실도가 개선된다. 그러나 본 발명에 따른 실제 실시는 3마이크론 크기의 CMOS로 약 1밀리세컨드의 전술한 특정간격을 갖는 표준형 칩 제조기술의 사용에 따른 것임이 강조되어야 한다.
단일 신호통과 트랜지스터 회로는 트랜지스터 임계수준효과(VT에서와 같은 기술을 참고) 때문에 전형적으로 5볼트에서 논리 ＂고＂, 0볼트에서 논리 ＂저＂인 종래의 전송게이트에 관련한 일반적인 전압충실도에 따라 동작하지 않는다. 이는 정상의 논리수준 출력신호(아래참조)를 제공하도록 적절히 상이한 동작전압을 사용하거나 간단한 논리게이트와 같은 논리회로가 정상의 특정 전압 이하에서 동작한다면 관련된 논리회로의 낮은 동작속도를 받아들이므로써 대처될 수 있다.
단일 신호통과 트랜지스터, 임계수준효과, 인체효과(body-effect)용으로 n-채널을 사용함을 고수준 논리신호의 저하를 일으킨다. 적어도 하나의 임계수준에 대해 허가가 됨으로써 5볼트(논리 ＂고＂) 이상이 요구될 것이다. 그러나 p-채널 신호통과 트랜지스터를 사용하면(이때 VT에 대한 ＂인체효과＂기여도는 작다), 신호의 전하가 논리 ＂저＂수준에서 효과적이게 되며, 따라서 완전히 정지시키기 위해 정상의 논리 ＂고＂수준(5볼트) 이상을 필요로 하지 않을 것이고, 또한 두 스위칭 트랜지스터를 통하고서도 p-채널을 동작시키기 위해 5볼트 이상을 필요로 하지 않을 것이다.
+5볼트를 훨씬 초과하는 전압과 제로 전압 사이에서 보다는 +5볼트와 -5볼트 사이에서 동작시킴이 바람직함을 알 수 있다. 정상의 논리 ＂고＂수준에는 기본적인 조화가 있으며 동등한 음수준의 전원공급 요구가 기술적으로 그리고 경제적으로 매우 적합하고, 어떤 경우에도 칩의 다른 부분과 비교해 -5볼트에서 단지 적은 전류소비에 불과할 것이다.
MOS 트랜지스터 실시에 관련하여 최소의 크기와 너비는 집적회로 기술의 발전에 따라 예를들어 3마이크론에서 1.5로 그리고 1마이크론으로 자꾸 줄어듦에 따라 감소할 것이며, 결과적으로 고유의 빠른 응답을 허용할 것이다. 이는 결국 낮은 논리전압을 위한 적합한 속도를 제공한다. 따라서 다음에서 상세히 설명된 바와 같이 n-채널 단일 신호통과 트랜지스터를 사용하는 것이 적합하다.
본 발명에 따른 특정 실시예가 첨부도면을 참조하여 하기에 설명된다. 제1도에서 도시된 회로는 CMOS 칩으로 용이하게 실시된다. 섹션(10)은 입력(12A)(12B)과 출력(12Q)을 가지며, 공급전압(VD1)(VD2)와 하기에 설명되는 바와 같은 기저전압을 갖는 두 입력 NAND 게이트로서 통상 회로배치의 4개의 트랜지스터를 도시한 것이다. 섹션(20)은 본 발명에 따른 n-채널 단일 신호통과 트랜지스터로(20A) 및 (20B)에서 입력(12A 및 12B)으로 각각 신호를 통과시킨다. 섹션(30)은 단일 신호통과 트랜지스터의 제어전극(게이트)(22A 및 22B)에 에너지를 주입시키기 위한 스위칭 트랜지스터를 도시한 것이며 라인(36R 및 36C)을 통하여 단일 신호통과 트랜지스터(20A, 20B)의 동시 발생 전류를 위한 (32A 및 34A)(32A 및 34B)가 쌍으로 도시되어 있다. 단일 신호통과 트랜지스터(20A 및 20B)는 게이트 입력(12A 및 12B)과 신호라인(28A 및 28B) 각각의 사이에서 직렬로 연결된 이들의 드레인 전극(24A, 26A) 및 (24B, 26B) 각각을 갖는다.
단일신호통과 트랜지스터(20A 및 20B)는 라인(28A, 28B) 각각에서의 신호가 인식할 수 있으며 효과가 있도록 게이트 입력(12A, 12B)로 통과되는지 결정한다. 만약 이들 트랜지스터(20A, 20B)중 어느 하나가 전도가 가능토록 되면 이는 비트신호를 통과시킬 것이다.
단일 신호통과 트랜지스터(20A 및 20B)중 어느 하나는 상응하는 스위칭 트랜지스터(32A, 34A) 및 (32B, 34B)가 라인(36R 및 36C)를 통한 신호에 의해 전도가 가능토록되면 침투되고 전도가 가능토록 만들어지며, 적절한 에너지 주입신호가 에너지 주입라인(38A 및 38B)중 상응하는 하나를 통하여 유효해진다. 에너지 주입라인(38A, 38B)에서의 적절한 전압수준의 존재 또는 부재가 상응하는 단일 신호통과 트랜지스터(20A, 20B)가 동작하는지를 결정한다.
도면에 도시된 n-채널 신호통과 트랜지스터에서 그리고 통래의 +5볼트(논리＂고＂) 이하와 통래의 0볼트(논리 ＂저＂)에서의 논리게이트 동작을 위해 VD1는 +3볼트이고 VD2는 +5볼트이며, VS는 제로볼트이다.
p-채널 신호통과 트랜지스터(도시하지 않음)에서 상응하는 전압은 논리게이트를 위한 VD1과 VD2가 +5볼트, VS가 제로볼트이며, 신호통과 트랜지스터를 위한 VS가 -5볼트이다.
에너지 주입라인(38A, 38B)은 신호를 래치 래지스터(42)에 따라 규정된 간격으로 신호를 에너지 주입라인(38)에 적응시키도록 하는 충전회로(40)로부터 나오는 것으로 도시되었으며, 여기서 래치 래지스터(42)는 외부 저장위치이거나 적절한 이진신호의 소스로 단일 신호통과 트랜지스터(20A, 20B)에 대해 그 한 값이 ＂온＂을 나타내며 다른 한 값이 ＂오프＂를 나타낸다. 충전회로(40)는 선택회로 에너지 주입가능 여부를 라인(36R 및 36C)을 통하여 공급하는 것으로 도시되어 있다.
가장 간단한 회로는 단일 스위칭회로(32A) 및 트랜지스터(32A)를 동작시키기 위해 필요한 라인(36R 및 38A)을 통한 신호의 동시발생으로만이 존재될 것이다. 사실 라인(38A)는 스위칭 트랜지스터(32A)가 동작되는 때는 언제나 에너지 주입신호를 적용시키기 위해 적절한 전압수준에 영구히 연결될 수 있다. 물론 따라서 충전은 라인(36R)을 통한 신호의 주기적 적용에 의해 전체적으로 영향을 받으며, 이같이 라인을 통한 주기적 적용이 단일 신호통과 트랜지스터(20A)가 신호통과를 위해 전도되기만 하면 트랜지스터(32A)를 스위치시킨다.
각각이 단일 신호통과 트랜지스터(20)와 스위칭회로(32 또는 32, 34)로 구성된 설명된 바와 같은 전송게이트의 동적특성이(전도가 가능해지는때) 일정한 간격으로 재충전되며, 이같은 간격으로 하여 유효의 신호를 연결된 게이트입력(12)으로 통과시키도록 단일 신호통과 트랜지스터에 충분한 전도성이 남아 있는다. 따라서 이같은 통과동작이 충전 싸이클중에 적용되며 재충전 사이에서 라인(38)은 ＂플로오팅＂으로 남아 있는다.
단일의 신호통과 트랜지스터(20)를 위한 전도상태를 최초 세트하므로써 그 채널이 침투되고 트랜지스터(32 및 34)의 스위치 동작으로하여 그리고 라인(38)을 통한 에너지 주입신호가 존재하여 신호통과 트랜지스터가 스위치될 것이다. 그와 같이 하는 과정에서 제어전극(22)을 통하여 주사된 정공(p-채널 신호통과 트랜지스터의 경우에는 전자)으로 하여 정전용량 전하가 불가피하게 형성되며 트랜지스터(32, 34)가 비-전도적이 되도록 동작중지된 이후에 전술한 제어전극(22)은 방전하려는 경향을 갖는다. 트랜지스터(32, 34)가 동작상태로 다시 스위치 되기 이전에 라인(38)을 통한 짧은 시간동안 재적용되어 단일 신호통과 트랜지스터(20)의 채널을 재침투하도록 한다. 에너지 주입라인을 통하여 결정된 기준에 관계하여 단일 신호통과 트랜지스터의 상태를 유지시키기 위해 기록 싸이클이 반복적으로 진행된다.
두 입력 NAND 게이트(10)로 공급되는 입력(12A, 12B)으로부터의 브랜치(12X 및 12Y)는 (28A) 및 (28B)이 아닌 입력라인 각각을 선택하기 위한 단일 신호통과 트랜지스터 회로의 용도를 나타낸다.
물론 개선된 PLAs에 직접 관계한 한 예는 논리게이트가 매트릭스 배열을 갖는 칩에서 균등히 분배되어지는 형태의 것이며 이는 본인의 또다른 관련 특허출원에서 설명되어 있다. 따라서 각 논리게이트 위치는 제1도의 것과 일치하며, 규정된 다른 게이트로부터의 직접입력(10A,10X)과 브랜치 출력(12A, 12X)이 선택적으로 연결될 수 있는 보다 긴 연결통로의 입력을 갖는다(대체로 행렬의 형태). 칩의 동작을 변경하거나 제어하기 위해 사용자나 기계에 의해 연결을 선택함이 바람직한 때에 적용되는 다른 실시예가 있음은 분명하다. 예를들어 복잡하고 제한된 논리셀을 제공함이 바람직할 수도 있는데 이때 이같은 논리셀은 가능한 연결중 바람직한 하나를 설치하기 위하여 어느 가능한 출력이 입력신호를 수신할 것인지를 선택하기 위해 신호통로 스위치형 회로를 설치하기 위하여 어느 가능한 출력이 입력신호를 수신할 것인지를 선택하기 위해 신호통로 스위치형 회로를 사용하는 대신 본 발명의 실시예를 사용하기 위한 범위를 제공한다. 매우 간단한 예가 제2a, b, c도로 도시되어 있다.
제2a도에서 선택회로((30) 또는 (50)으로 표시됨)가 AND 기능 또는 NAND 기능의 선택을 허용하도록 (70, 72)에서 사용될 수 있다.
제2b도에서, 선택회로는 반가산기 회로에 관계하여 그 출력(82)(84)에서 두 출력이 적어도 단일 출력 논리를 위해 배타적 OR 게이트((82)만 전도됨))기능 또는 AND((84)만 전도됨))기능으로 선택될 것인지 반가산기에 선택을 제공하도록 사용된다.
제2c도에서, 선택회로는 플립-플롭회로에 관계하여 사용되며, ＂X＂로 표시되고 S1에서 S4까지로 표시되어 있다. 모든 선택회로(S1-S4)가 ＂오프＂인때 SR 플립플롭이 되며, S1만 전도되는 때 일정간격 SR 플립플롭이 되고, S1과 S4만이 전도되는 때 D형이 되며, S4만 ＂오프＂되는 때 T형이 된다.

Claims (9)

  1. 트랜지스터 전극중 하나(24A, B)로의 비트신호 입력(28A, B)과 다른 한 전극(26A, B)으로부터의 비트신호출력(12A, B)사이에 연결되어지며 고유의 용량을 갖는 하나의 단일 신호통과 트랜지스터(20A, B) 그리고 트랜지스터의 전도제어전극(22A, B)이 연결되게 되며 규정된 간격으로 제어전극으로 계속해서 일시적인 에너지 주입(38A, B)을 제공하여 상기 고유 용량의 정전용량을 새로 충전하도록 배치되는 스위칭회로(32, 34)로 구성되는 적어도 하나의 게이트된 이진신호 전송회로를 포함하며, 신호비트 트랜지스터 고유의 새로 공급된 정전용량 때문에 상기의 계속적인 일시적 에너지 주입들 사이에서 비트신호를 통과시키도록 신호통과 트랜지스터(20A, B)가 동작되어짐을 특징으로 하는 전계효과 반도체 집적회로.
  2. 제1항에 있어서, 스위칭회로(32, 34)가 단일 신호통과 트랜지스터(20A, B)의 전도제어전극(22A, B)으로의 에너지 주입(38A, B)을 결정하는 신호전도가 가능해지도록 하거나 그렇지 않으면 전도제어전극(22A, B)을 플로오팅 상태로 남기도록 연결된 제1전계효과 트랜지스터(32A, B)를 포함함을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 스위칭회로(32, 34)가 두 전도가능회로(36R, C)에 따라 제1전계효과 트랜지스터(32A, B)의 전도가능을 제어하도록 제1전계효과 트랜지스터와 함께 연결되는 제2전계효과 트랜지스터(34A, B)을 포함함을 특징으로 하는 집적회로.
  4. 제3항에 있어서, 제2트랜지스터(34A, B)가 제1트랜지스터(32A, B)와 직렬로 연결되어 전술한 전도가 가능해지도록 하므로써 두 트랜지스터(32, 34)가 동시에 전도가능하게 되고 에너지 공급신호가 전술한 다른 트랜지스터를 통하여 적용되는 때에만 신호통과 트랜지스터가 전도되기 위해 에너지를 주입받도록 함을 특징으로 하는 집적회로.
  5. 제2-4항까지 항중 어느 한 항에 있어서, 전술한 트랜지스터(32) 또는 트랜지스터(34)가 신호통과 트랜지스터의 채널형태와 반대인 채널형태를 가짐을 특징으로 하는 집적회로.
  6. 제2-4항까지의 항중 어느 한 항에 있어서, 전도가능 신호를 전술한 스위칭회로에 공급하기 위해 반복하여 적당한 간격으로 동작하는 재충전 제어회로(40)을 더욱 포함함을 특징으로 하는 집적회로.
  7. 제6항에 있어서, 에너지 주입신호의 공급을 제어하는 래치 트랜지스터(42)를 더욱 포함함을 특징으로 하는 집적회로.
  8. 제1-4까지의 항중 어느 한 항에 있어서, 하나의 논리회로(10)를 더욱더 포함하며, 이같은 논리회로의 입출력(12A, B)이 선택적 연결경로를 포함하고, 연결경로 각각이 전술한 단일 신호통과 트랜지스터(20A, B)를 포함함을 특징으로 하는 직접회로.
  9. 제1-4항까지의 항중 어느 한 항에 있어서, 고유 게이트 정전용량 또는 각 신호통과 트랜지스터(20A, B)가 직접회로의 다른 트랜지스터(32, 34)에 관계하여 증가됨을 특징으로 하는 집적회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8621357D0 (en) * 1986-09-04 1986-10-15 Mcallister R I Hinged barrier semiconductor integrated circuits
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
EP1462964A3 (en) * 1988-10-05 2006-06-07 Quickturn Design Systems, Inc. Method for stimulating functional logic circuit with logical stimulus
US5109353A (en) 1988-12-02 1992-04-28 Quickturn Systems, Incorporated Apparatus for emulation of electronic hardware system
US5329470A (en) * 1988-12-02 1994-07-12 Quickturn Systems, Inc. Reconfigurable hardware emulation system
US5322812A (en) 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
EP0689712A4 (en) * 1993-03-17 1997-05-28 Zycad Corp CONFIGURABLE FIELDS WITH DIRECT ACCESS MEMORY ARRANGEMENT
US5680583A (en) * 1994-02-16 1997-10-21 Arkos Design, Inc. Method and apparatus for a trace buffer in an emulation system
JPH08139579A (ja) * 1994-11-15 1996-05-31 Mitsubishi Electric Corp 電流源及び半導体集積回路装置
US5457418A (en) * 1994-12-05 1995-10-10 National Semiconductor Corporation Track and hold circuit with an input transistor held on during hold mode
US5541531A (en) * 1995-05-01 1996-07-30 Ford Motor Company Switch capacitor interface circuit
US5841967A (en) 1996-10-17 1998-11-24 Quickturn Design Systems, Inc. Method and apparatus for design verification using emulation and simulation
US5960191A (en) 1997-05-30 1999-09-28 Quickturn Design Systems, Inc. Emulation system with time-multiplexed interconnect
US5970240A (en) * 1997-06-25 1999-10-19 Quickturn Design Systems, Inc. Method and apparatus for configurable memory emulation
US7379859B2 (en) 2001-04-24 2008-05-27 Mentor Graphics Corporation Emulator with switching network connections
WO2016022552A1 (en) * 2014-08-04 2016-02-11 Emanuele Mandelli Scaling down pixel sizes in image sensors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3675144A (en) * 1969-09-04 1972-07-04 Rca Corp Transmission gate and biasing circuits
US3718915A (en) * 1971-06-07 1973-02-27 Motorola Inc Opposite conductivity gating circuit for refreshing information in semiconductor memory cells
US3909674A (en) * 1974-03-28 1975-09-30 Rockwell International Corp Protection circuit for MOS driver
GB2048596B (en) * 1979-04-27 1983-11-02 Ch Polt I Device for switching dc circuits
JPS5686526A (en) * 1979-12-17 1981-07-14 Nec Corp Latch circuit
DE3018501A1 (de) * 1980-05-14 1981-11-19 Siemens AG, 1000 Berlin und 8000 München Schalter mit einem als source-folger betriebenen mis-pet
JPS5859626A (ja) * 1981-10-05 1983-04-08 Nec Corp トランスフア−ゲ−ト回路
JPS5883431A (ja) * 1981-11-13 1983-05-19 Toshiba Corp Ｍｏｓ型転送ゲ−ト回路
US4535401A (en) * 1982-06-30 1985-08-13 Texas Instruments Incorporated Apparatus and method for providing power from master controller to subcontrollers and data communication therebetween
US4652773A (en) * 1982-09-30 1987-03-24 Rca Corporation Integrated circuits with electrically erasable electrically programmable latch circuits therein for controlling operation
JPS6083294A (ja) * 1983-10-13 1985-05-11 Nec Corp 自動リフレツシユ回路
US4595845A (en) * 1984-03-13 1986-06-17 Mostek Corporation Non-overlapping clock CMOS circuit with two threshold voltages

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Publication number Publication date
GB8621819D0 (en) 1986-10-15
EP0220816A2 (en) 1987-05-06
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JPH07109710B2 (ja) 1995-11-22
JPS62124692A (ja) 1987-06-05
DE3685629T2 (de) 1993-02-11
GB2182220A (en) 1987-05-07
ATE77184T1 (de) 1992-06-15
KR870004525A (ko) 1987-05-11
DE3685629D1 (de) 1992-07-16
EP0220816B1 (en) 1992-06-10
GB2182220B (en) 1989-10-11
EP0220816A3 (en) 1988-11-23

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