KR950001056B1 - Galois field multiplier - Google Patents

Galois field multiplier Download PDF

Info

Publication number
KR950001056B1
KR950001056B1 KR1019920009319A KR920009319A KR950001056B1 KR 950001056 B1 KR950001056 B1 KR 950001056B1 KR 1019920009319 A KR1019920009319 A KR 1019920009319A KR 920009319 A KR920009319 A KR 920009319A KR 950001056 B1 KR950001056 B1 KR 950001056B1
Authority
KR
South Korea
Prior art keywords
xor
exclusive
gate
output
gates
Prior art date
Application number
KR1019920009319A
Other languages
Korean (ko)
Other versions
KR930024293A (en
Inventor
이동화
Original Assignee
주식회사 금성사
이헌조
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 금성사, 이헌조 filed Critical 주식회사 금성사
Priority to KR1019920009319A priority Critical patent/KR950001056B1/en
Priority to US08/068,434 priority patent/US5537426A/en
Publication of KR930024293A publication Critical patent/KR930024293A/en
Application granted granted Critical
Publication of KR950001056B1 publication Critical patent/KR950001056B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

The invented Galois field multiplier provides a simple design and improves the integrity of IC. In the equation W(X) = r(X)*b(X) mode P(X), where W(X), b(X), and r(X) are n-degree polynomial, the multiplier for calculating n+1 degree polynomial P(X) comprises AND gates anding coefficients of r(X) and b(X), located in cross points of odd rows and odd columns; XOR gates inputting the results dividing the higher degree output than P(X)/lower degree output of AND gates into P(X) and outputting the coefficients of W(X).

Description

갈로아 필드 곱셈기Galoa Field Multiplier

제1도는 일반적인 갈로아 필드 곱셈기의 블록도.1 is a block diagram of a typical Galoa field multiplier.

제2도는 본 발명 칼로아 필드 곱셈기의 회로도.2 is a circuit diagram of the present Kaloa field multiplier.

제3도는 제2도에서 임의의 다항식 곱셈을 수행하기 위해 익스클루시브 오아게이트 행에 삽입되는 회로도.3 is a circuit diagram inserted into an exclusive oargate row to perform any polynomial multiplication in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

AD1.1,AD1.3,AD1.5,AD1.7,AD3.1,AD3.3,AD3.5,AD3.7,AD5.1,AD5.3,AD5.5,AD5.7,AD7.1,AD7.3,AD7.5,AD7.7:앤드게이트AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 , AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 , AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 , AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7

XOR4.4,XOR6.4,XOR6.6,XOR8.4,XOR8.8: 익스클루시브 오아게이트XOR 4.4 , XOR 6.4 , XOR 6.6 , XOR 8.4 , XOR 8.8 : Exclusive Oagate

본 발명은 갈로아 필드(Galois Field)에서 임의의 두 원소를 곱하기 위한 것으로, 특히 갈로아 필드 연산이 이루어지는 직접소자의 집적도를 향상시키고 디자인을 간단하게 하는데 적당하도록 한 갈로아 필드 곱셈기에 관한 것이다.FIELD OF THE INVENTION The present invention relates to multiplying any two elements in a Galois Field, and more particularly to a Galois Field Multiplier adapted to improve the integration and simplify the design of direct devices in which Galois Field operations are performed.

최소의 원소를 갖는 필드 GF(2)를 확장해서 보다 많은 원소를 갖는 필드 GF(2m)를 만들어낼 수 있다. 일반적으로 사용되고 있는 대다수의 에러 정정부호는 이러한 GF(2m)의 구조에 이론적 근거를 두고 있는바, 실제로 이러한 에러 정정 부호의 부호기나 복호기를 하드웨어로 구현하고자 할때, 가장 기본적인 요소는 곱셈과 덧셈이며, 덧셈은 익스클루시브 오아게이트 몇개만으로 간단하게 구현할 수 있는 반면, 곱셈은 그렇지 못하다.Field GF (2) with the smallest element can be extended to produce field GF ( 2m ) with more elements. Most commonly used error correction codes are based on the structure of GF (2 m ). In practice, the most basic elements of the error correction coder or decoder are multiplication and addition. Addition is simple to implement with just a few exclusive oragates, while multiplication is not.

제1도는 2가지 종류의 셀을 이용한 일반적인 곱셈기의 회로도로서 GF(24)의 세가지원소 γ, β, θ를 이용하여 γ×β×+θ를 구하는 경우를 예로 하여 설명하면 다음과 같다.FIG. 1 is a circuit diagram of a general multiplier using two types of cells. The case of obtaining γ × β × + θ by using the Sega support units γ, β, and θ of GF (2 4 ) is as follows.

우선 GF(2)에서 GF(24)로 확장하기 위해서는 차수가 4인 원시 다항식P(X)가 필요하다. P(X)=X4+X+1이라 하면, 모든 필드 원소는 3차의 다항식 a3X3+a2X2+a1X+a0=a(X)로 표현 가능하고, 이때, 각 a1는 GF(2)의 원소가 된다.First, the order 4 raw primitive polynomial P (X) is needed to extend from GF (2) to GF (2 4 ). If P (X) = X 4 + X + 1, all field elements can be expressed as a cubic polynomial a 3 X 3 + a 2 X 2 + a 1 X + a 0 = a (X), where Each a 1 becomes an element of GF (2).

γ와β그리고θ를다항식형태로표현하면,γ(X)=γ3X3+γ2X2+γ1X+γ0,β(X)=β3X3+β2X2+β1X+β0,θ(X)=θ3X3+θ2X2+θ1X+θ0가되고,γ·β=γ(X)·β(X)modP(X)가된다.γ·β=K3X3+K2X2+K1X+K0라면,γ·β+θ=(K3+θ3)X3+(K2+θ2)X2+(K1+θ1)X+K0+θ0=W3X3+W2X2+W1X1+W0가 된다.When γ, β and θ are expressed in polynomial form, γ (X) = γ 3 X 3 + γ 2 X 2 + γ 1 X + γ 0 , β (X) = β 3 X 3 + β 2 X 2 + β 1 X + β 0 , θ (X) = θ 3 X 3 + θ 2 X 2 + θ 1 X + θ 0 , and γ · β = γ (X) β (X) modP (X). If γ · β = K 3 X 3 + K 2 X 2 + K 1 X + K 0 , γ · β + θ = (K 3 + θ 3 ) X 3 + (K 2 + θ 2 ) X 2 + (K 1 + θ 1 ) X + K 0 + θ 0 = W 3 X 3 + W 2 X 2 + W 1 X 1 + W 0

첫번째 행은 다음을 수행한다.The first line does the following:

나머지 i 번째 행은 다음을 수행한다.The remaining i lines do the following:

각각의 셀들은 두가지의 기능을 수행한다.Each cell performs two functions.

여기서 a(i) j는 i번째 행, j번째 열을 의미한다.Here, a (i) j means the i th row and the j th column.

예를들어 두번째 행을 보면, 첫번째셀에서는 γβ와 β이 앤드게이트(AD2.1)를 통해 θ0 (1)와 익스클루시브 오아연산되어 θ0(2)로 출력되고, 두번째 셀에서는 γ3 (0)와 γ0가 익스클루시브 오아게이트(XOR2.2)에서 익스클루시브 오아링되어 앤드게이트(AD2.3)의 입력으로 제공된다.For example, looking at the second row, the first cell is output to θ 0 (1) and the exclusive Iowa is calculated θ 0 (2) the γ β and β through the AND gate (AD 2.1), in the second cell γ 3 (0) and γ 0 are exclusively ringed at the exclusive oragate (XOR 2.2 ) and provided to the input of the AND gate (AD 2.3 ).

그리고, 상기 익스클루시브 오아게이트(XOR2.2: 의 출력은 앤드게이트(AD2.3)에서 입력 β1과 앤드연산된후, 다시 익스클루시브 오아게이트(XOR2.3)에서 θ1 (1)과 익스클루시브 오아 연산되어 θ1 (1)로 출력되고, 같은 방법으로 마지막 행까지 계산해간다. 그 결과 셀의 출력은 θ0 (4) =W0, θ1 (4) =W1, θ2 (4) =W2, θ3 (4) =W3이 된다.Then, the output of the exclusive oar gate XOR 2.2 is AND- operated with the input β 1 at the AND gate AD 2.3 , and then the θ 1 (1) and the exclusive at the exclusive oA gate XOR 2.3 are again calculated. The sieve is computed and output as θ 1 (1) , and calculates to the last row in the same way, so that the output of the cell is θ 0 (4) = W 0 , θ 1 (4) = W 1 , θ 2 (4 ) = W 2 , θ 3 (4) = W 3 .

그러나, 이와같은 종래의 갈로아 필드 곱셈기에 있어서는 익스클루시브 오아게이트 많이 소요되어 설계가 어려울 뿐더러 신호의 흐름이 불명확하여 연산을 정확하게 수행할 수 없게 되는 문제점이 있었다.However, such a conventional Galloa field multiplier requires a large number of exclusive oragates, which makes it difficult to design and inaccurate signal flow, thereby making it impossible to perform an operation accurately.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 설계상의 간단함을 실현하고, 신호의 흐름을 명확하게 할 수 있는 갈로아 필드에서의 곱셈회로를 창안한 것으로 이를 첨부한 도면에 의하여 상세히 설명한다.In order to solve such a conventional problem, the present invention has been devised a multiplication circuit in a Galloa field capable of realizing design simplicity and clarifying signal flow, which will be described in detail with reference to the accompanying drawings.

제2도는 본 발명 갈로아 필드 곱셈기의 회로도로서 이에 도시한 바와같이, 홀수열(R1,R3,R5,R7) 및 홀수행(C1,C3,C5,C7)의 교차지점에 앤드게이트(AD1.1,AD1.3,AD1.5,AD1.7), (AD3.1,AD3.3,AD3.5,AD3.7), (AD5.1,AD5.3,AD5.5,AD5.7), (AD7.1,AD7.3,AD7 .5,AD7.7)을 위치시킨후, 입력단자(γ0), (γ1), (γ2), (γ3)를 상기 각 홀수열의 엔드게이트(AD1.1,AD3.1,AD5.1,AD7.1), (AD1.3,AD5.3,AD5.3,AD7.3), (AD1.5,AD3.5,AD5.5,AD7.5) , (AD1.7,AD3.7,AD5.7,AD7.7)의 일측 입력단자에 각기 접속하고, 입력단자 (β0), (β1), (β2), (β3)를 홀수행의 엔트게이트(AD1.1,AD1.3,AD1.5,AD1.7), (AD3.1,AD3.3,AD3.5, AD3.7), (AD5.1,AD5.3,AD5.5,AD5.7), (AD7.1,AD7.3,AD7.5, AD7.7)의 타측입력단자에 각기 접속하며, 상기 앤드게이트(AD3.1,AD3.7), (AD5.5,AD5.7), (AD5.1,AD5.7), (AD7.3,AD7.5), (AD7.5,AD7.7), (AD7.1,AD7.7)의 출력단자를 익스클루시브 오아게이트(XOR4.4), (XOR6.4), (XOR6.6), (XOR8.4), (XOR8.6),(XOR8.8)의 입력단자에 각기 접속하고, 상기 앤드게이트(AD1.1,AD3.7,AD5.5,AD7.3)의 출력단자, 상기 앤드게이트(AD1.3) 및 익스클루시브 오아게이트(XOR4.4, XOR6.4, XOR8.4)의 출력단자, 상기 앤드게이트(AD1.5,AD3.3) 및 익스클루시브 오아게이트(XOR6.6,XOR8.6)의 출력단자, 상기 앤드게이트(AD1.7,AD3.5,AD5.3)및 익스클루시브 오아게이트(XOR8.8)의 출력단자를 익스클루시브 오아게이트(XOR9.2), (XOR9.4), (XOR9.6), (XOR9.8)의 입력단자에 각기 접속하여 구성한 것으로 이와 같이 구성한 본 발명의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.FIG. 2 is a circuit diagram of a gallo field multiplier of the present invention. As shown therein, an AND gate (AD 1.1 ) at an intersection of odd columns R1, R3, R5, R7 and odd rows C1, C3, C5, C7 is shown. (AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5) , AD 7.7 ), and then input terminals (γ 0 ), (γ 1 ), (γ 2 ), (γ 3 ) to the end gates (AD 1.1 , AD 3.1 , AD 5.1 , AD 7.1 ) of the odd rows. , (AD 1.3 , AD 5.3 , AD 5.3 , AD 7.3 ), (AD 1.5 , AD 3.5 , AD 5.5 , AD 7.5 ), (AD 1.7 , AD 3.7 , AD 5.7 , AD 7.7 ) Input terminals (β 0 ), (β 1 ), (β 2 ), and (β 3 ) are odd-numbered gates (AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7 ) respectively connected to the other input terminal, and the AND gate (AD 3.1 , AD 3.7 ), (AD 5.5 , AD 5.7 ), (AD 5.1 , AD 5.7 ), (AD 7.3 , AD 7.5 ), (AD 7.5 , AD 7.7 ) Output terminals of (AD 7.1 , AD 7.7 ) are connected to the inputs of Exclusive OA gates (XOR 4.4 ), (XOR 6.4 ), (XOR 6.6 ), (XOR 8.4 ), (XOR 8.6 ), (XOR 8.8 ). Respectively connected to the output terminals of the AND gates AD 1.1 , AD 3.7 , AD 5.5 , AD 7.3 , and the output terminals of the AND gates AD 1.3 and the exclusive OA gates XOR 4.4 , XOR 6.4 , and XOR 8.4 . , Output terminals of the AND gates AD 1.5 and AD 3.3 and the exclusive OA gates XOR 6.6 and XOR 8.6 , and the AND gates AD 1.7 , AD 3.5 and AD 5.3 and the exclusive OA gate XOR 8.8 ) Is connected to the input terminals of Exclusive OA gates (XOR 9.2 ), (XOR 9.4 ), (XOR 9.6 ), and (XOR 9.8 ), respectively. Referring to Figure 3 described in detail as follows.

먼저, 본 발명에 적용된 앤드게이트와 익스클루시브 오아게이트의 동작을 설명한다.First, the operation of the AND gate and the exclusive OA gate applied to the present invention will be described.

앤드게이트는 곱하고자 하는 두 원소와 β에서 각 원소들끼리의 곱셈을 의미한다.Andgate is the two elements you want to multiply The mean of multiplication of the elements in and.

익스클루시브 오아게이트는 갈로아 필드 곱셈기의 연산결과가 입력되는 원소들과 같은 차수로 만들어주기 위하여 4차의 P(X)로 나누어 그 나머지를 생생해 주는 동작을 수행하며, 제2도는 원시다항식 P(X) = X4+ X +1의 경우에 대하여 설계한 것이다.Exclusive Oagate divides the fourth order P (X) into the same order as the input elements of the Galoa field multiplier to produce the rest, and FIG. 2 is a primitive polynomial. Designed for the case of P (X) = X 4 + X +1.

즉, 제2도에서 익스클루시브 오아게이트(XOR4.4)를 살펴보면, 익스클루시브 오아게이트(XOR9.2), (XOR9.4), (XOR9.6), (XOR9.8)는 최종 출력값인 W0- W3의 각 차수의 계수들을 총합하는 소자이고, 익스클루시브 오아게이트(XOR4.4), (XOR6.4), (XOR6.6), (XOR8.4), (XOR8.6), (XOR8.8)는 중간합을 구하는 소자들로서 삭제해도 무방하다.That is, in FIG. 2, the exclusive oragate (XOR 4.4 ) shows that the exclusive oragate (XOR 9.2 ), (XOR 9.4 ), (XOR 9.6 ), and (XOR 9.8 ) are the final output values W 0 -W It is a device that sums the coefficients of each order of three , and the exclusive OA gates (XOR 4.4 ), (XOR 6.4 ), (XOR 6.6 ), (XOR 8.4 ), (XOR 8.6 ), and (XOR 8.8 ) It may be deleted as elements to be obtained.

다시말해서, 익스클루시브 오아게이트(XOR4.4)에 입력되는 앤드게이트(AD3.1), (AD3.7)의 출력값을 익스클루시브 오아게이트(XOR4.4)를 통하지 않고 곧바로 익스클루시브 오아게이트(XOR9.4)의 입력으로 공급하여도 동일한 결과를 얻게된다.In other words, the exclusive Iowa gate (XOR 4.4) AND gate (AD 3.1), (AD 3.7 ) outputs an exclusive Iowa gate (XOR 4.4) followed immediately by exclusive Iowa not through the gate input to the (XOR 9.4 The same result can be obtained by supplying with

또한 C4행에서는 익스클루시브 오아게이트(XOR4.4)만이 사용되는 이유는 원시다항식 P(X) = X4+ X+1이고, 앤드게이트(AD3.7)의 경우 4차이므로 이를 나누어주면 (AD3.7mod P(X)) 나먼지가 0과 1차에 남게되어 앤드게이트(AD.3.7)의 출력값이 최종적으로 W0와 W1을 출력하는 익스클루시브 오아게이트(XOR9.2), (XOR9.4)에 입력되게 된다.In addition, in the C 4 row, only the exclusive oragate (XOR 4.4 ) is used is the primitive polynomial P (X) = X 4 + X + 1, and in the case of the AND gate (AD 3.7 ), it is divided by (AD 3.7 mod P (X)) Exclusive oragate (XOR 9.2 ), where the dust remains at 0 and 1st and the output of AND gate (AD .3.7 ) finally outputs W 0 and W 1 (XOR 9.4) Will be entered.

제2도에서 홀수행(C1,C3,C5,C7)은 앤드게이트(AD1.1,AD1.3,AD1.5,AD1.7),(AD3.1,AD3.3,AD3.5,AD3.7), (AD5.1,AD5.3,AD5.5,AD5.7), (AD7.1,AD7.3,AD7.5,AD7.7)들로 이루어져 있고, 짝수행(C4,C6,C8)은 2입력 익스클루시브 오아게이트(XOR4.4), (XOR6.4,XOR6.6), (XOR8.4,XOR8.6,XOR8.8)들로 이루어져 있으며, 제2행(C2)에서는 게이트가 사용되지 않았으며, 상기 익스클루시브 오아게이트(XOR8.4,XOR8.6, XOR8.8)가 출력을 얻기 위한 게이트 열이다.In FIG. 2, odd-numbered rows C1, C3, C5, and C7 are AND gates (AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7 ), and even-numbered rows (C4, C6, C8) are two-input exclusive OA gates (XOR 4.4 ), (XOR 6.4 , XOR 6.6 ), (XOR 8.4 , XOR 8.6 , XOR 8.8 ), the gate is not used in the second row (C2), and the exclusive oragate (XOR 8.4 , XOR 8.6 , XOR 8.8 ) is the gate column to obtain the output.

입력신호( 0- 3), (β0-β3)는 앤드게이트(AD1.1,AD1.3,AD1.5,AD1.7),(AD3.1,AD3.3,AD3.5,AD3.7), (AD5.1,AD5.3,AD5.5,AD5.7), (AD7.1,AD7.3,AD7.5,AD7.7)의 양측 데이타로 입력되고, γㆍβ= W일때 W0- W3는 제9행(C9 )에서 출력된다.Input signal 0- 3 ), (β 0 -β 3 ) is the AND gate (AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 (AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7 ), and W 0 -W 3 are output in the ninth row (C9) when γ · β = W.

C1, C2, C3, C5, C7, C9행들은 원시다항식 P(X)에 관계없이 항상 고정되어 있고, C4, C6, C8행들은 그 원시다항식 P(X)에 의해 결정된다.The lines C1, C2, C3, C5, C7, and C9 are always fixed regardless of the primitive polynomial P (X), and the lines C4, C6 and C8 are determined by their primitive polynomial P (X).

만약, 임의의 원시다항식 P(X) = P4X4+ P3X3+ P2X2+ P2X + P0에 대해 계산하려면 C4, C6, C8행을 각각 제3도의 회로로 대치하면 되고, GF(24)가 아닌 GF(2m)에서의 연산인 경우에도 2M+1개의 행과 2M개의 열을 그때의를 고려해서 마찬가지 방식으로 설계할 수 있다.If we want to compute for any of the primitive polynomials P (X) = P 4 X 4 + P 3 X 3 + P 2 X 2 + P 2 X + P 0 , we replace C4, C6 and C8 with the circuit of Figure 3, respectively. If the operation is performed in GF (2 m ) instead of GF (2 4 ), 2M + 1 rows and 2M columns It can be designed in the same way, taking into consideration.

C1행의 출력 = 각각 0 ㆍβ0ㆍ 1. ㆍβ0 ㆍ 2 ㆍβ0 ㆍ 3ㆍβ0 Output on line C1 = each 0 · β 0 1 and 0 and β 2 ㆍ β 0 ㆍ 3, β 0

C3행의 출력 = 각각 0 ㆍβ1ㆍ 1. ㆍβ1 ㆍ 2 ㆍβ1 ㆍ 3ㆍβ1 Output on line C3 = each 0 ㆍ β 1 1 and β 1 and 2 ㆍ β 1 ㆍ 3, β 1

C4행의 출력 = C3행의 출력( 0 ㆍβ1+ 1. ㆍβ1X+ 2 ㆍβ1X2 ㆍ 3 ㆍβ1X3)×X,Output on line C4 = output on line C3 ( 0 ㆍ β 1 + 1 and β 1 X + 2 ㆍ β 1 X 2 ㆍ 3 ㆍ β 1 X 3 ) × X,

C5행의 출력 = 각각 0 ㆍβ2ㆍ 1. ㆍβ2 ㆍ 2 ㆍβ2 ㆍ 3ㆍβ2. Output on line C5 = each 0 ㆍ β 2 1 and β 2 and 2 ㆍ β 2 ㆍ 3 · β 2.

C6행의 출력 = C5행의 출력( 0 ㆍβ2 + 1 ㆍβ2X + 2 ㆍβ2X2+ 3 ㆍβ2X3)×X2,Output on line C6 = output on line C5 ( 0 ㆍ β 2 + 1 ㆍ β 2 X + 2 ㆍ β 2 X 2 + 3 ㆍ β 2 X 3 ) × X 2 ,

C7행의 출력 = 각각 0 ㆍβ3ㆍ 1. ㆍβ3 ㆍ 2 ㆍβ3 ㆍ 3ㆍβ3 Output on line C7 = each 0 ㆍ β 3 1 and β 3 and 2 ㆍ β 3 ㆍ 3, β 3

C8행의 출력 = C7행의 출력( 0 ㆍβ3 + 1. ㆍβ3X + 2 ㆍβ3X2+ 3ㆍβ3X3)×X3,Output on line C8 = output on line C7 ( 0 ㆍ β 3 + 1 and β 3 + X 2 ㆍ β 3 X 2 + 3 · β 3 X 3 ) × X 3 ,

마지막으로 C9행은 모든 중간의 결과들을 익스클루시브 오아링하여 최종의 출력을 구하는 행이다.Finally, line C9 is the row that exclusively rings all intermediate results to get the final output.

여기서, 익스클루시브 오아게이트(XOR9.2)는 R2열 주변 즉, 앤드게이트(AD1.1), (AD3.7), (AD5.5), (AD7.3)에 출력되는 모든 중간 결과들을 익스클루시브 오아링하여 최종의 출력(W0)을 구하고, 익스클루시브 오아게이트(XOR9.4)는 R4열 주변 즉, 앤드게이트(AD1.3) 및 익스클루시브 오아게이트(XOR4.4), (XOR6.4), (XOR9.6)에 출력되는 모든 중간 결과들을 익스클루시브 오아링하여 출력(W1)을 구하며, 익스클루시브 오아게이트(XOR9.6)는 R6열 주변 즉, 앤드게이트(AD1.5), (AD3.3) 및 익스클루시브 오아링하여(XOR8.6)에 출력되는 모든 중간 결과들을 익스클루시브 오아링하여 최종의 출력(W2)을 구한다.Here, the exclusive oragate (XOR 9.2 ) is an exclusive oaring of all intermediate results outputted around the R2 column, that is, the AND gates (AD 1.1 ), (AD 3.7 ), (AD 5.5 ), and (AD 7.3 ). The final output (W 0 ) is obtained, and the exclusive oragate (XOR 9.4 ) is located around the R4 column, that is, the AND gate (AD 1.3 ) and the exclusive oragate (XOR 4.4 ), (XOR 6.4 ), (XOR 9.6 ) to obtain the output (W 1 ) by the exclusive oaring of all intermediate results output, and the exclusive oragate (XOR 9.6 ) is located around the R6 column, namely the AND gate (AD 1.5 ), (AD 3.3 ) and Exclusive oaring (XOR 8.6 ) all intermediate results outputted to the exclusive oaring to obtain the final output (W 2 ).

그리고, 익스클루시브 오아게이트(XOR9.8)는 R8열 주변 즉, 앤드게이트(AD1.7), (AD3.5), (AD5.3) 및 익스클루시브 오아게이트(XOR8.8)에 출력되는 모든 중간결과들을 익스클루시브 오아링하여 최종의 출력(W3)을 구하게 되며, 이러한 계산과정은 다음의 식으로 요약할 수 있다.In addition, the exclusive oragate XOR 9.8 displays all intermediate results outputted around the R8 column, that is, the AND gates (AD 1.7 ), (AD 3.5 ), (AD 5.3 ) and the exclusive oragate (XOR 8.8 ). Exclusive oering is performed to obtain the final output (W 3 ), which can be summarized by the following equation.

또, 만약 W=.β+θ을 구하고자 한다면 익스클루시브 오아게이트(XOR9.2)의 입력에 데이타(θi), 익스클루시브 오아게이트(XOR9.8)의 입력에 데이타(θi), 익스클루시브 오아게이트(XOR9.4)에 입력에 데이타(θ2), 익스클루시브 오아게이트(XOR9.8)의 입력에 데이타(θ3)를 공급하면 된다.Again, if W = .β + θ If you want to obtain the exclusive Iowa gate input data (θ i), exclusive Iowa gate data (θ i) in the input, exclusive of Iowa gate (XOR 9.8) in the (XOR 9.2) ( XOR 9.4) to be supplied when the data (θ 3) to the input of data (θ 2), exclusive of Iowa gate (XOR 9.8) to the input.

이상에서 상세히 설명한 바와 같이 본 발명은 GF(2m)의 원소를 GF(2)상의 다항식으로 표시하며, 앤드게이트를 규칙으로 배열하고, 원시원 α2, α3,…,αm-1을 곱하는 회로를 익스클루시브 오아게이트로 구현하여 앤드게이트 배열에 연결함으로써 최종결과를 GF(2)상의 다항식으로 출력하여 설계가 간단해지고, 신호의 흐름이 명확하게 되는 잇점이 있다.As described in detail above, the present invention displays the elements of GF (2 m ) in a polynomial on GF (2), arranges the end gates as a rule, and employs the primitive sources α 2 , α 3 ,. By constructing the circuit by multiplying α m-1 as an exclusive oragate and connecting it to the AND gate array, the final result is output as a polynomial on the GF (2), which simplifies the design and clarifies the signal flow. .

Claims (1)

W(X) = γ(X)×β(X) mod P(X), γ(X), β(X), W(X)는 동일차수(n)의 다항식이라 할때, n+1의 차수를 가진 다항식 P(X)을 계산하기 위한 갈로아 필드 곱셈기의 회로배치에 있어서, 홀수열(R1,R3,R5,R7) 및 홀수 행(C1,C3,C5,C7)의 교차지점에 배치되어 곱하고자 하는 두 원소 γ(X)와 β(X)의 각 계수들을 각각 논리곱해주는 앤드게이트 (AD1.1,AD1.3,AD1.5,AD1.7),(AD3.1,AD3.3,AD3.5,AD3.7), (AD5.1,AD5.3,AD5.5, AD5.7), (AD7.1,AD7.3,AD7.5,AD7.7)와 상기 앤드게이트 (AD1.1,AD1.3,AD1.5,AD1.7),(AD3.1,AD3.3,AD3.5,AD3.7), (AD5.1,AD5.3,AD5.5,AD5.7), (AD7.1,AD7.3,AD7.5,AD7.7)의 출력값중 P(X)의 차수보다 적은 차수를 갖는 앤드게이트의 출력과 P(X)의 차수 이상인 차수를 갖는 앤드게이트의 출력을 P(X)로 나누어 그 나머지에 해당하는 차수를 각각 입력받고, W(X)의 해당 차수의 계수값을 총합하는 익스클루시브 오아게이트 (XOR9.2), (XOR9.4), (XOR9.6), (XOR9.8)로 구성한 것을 특징으로 하는 갈로아 필드 곱셈기.W (X) = γ (X) × β (X) mod P (X), γ (X), β (X), and W (X) are polynomials of the same order (n). In the circuit arrangement of the Galloa field multiplier for calculating the order polynomial P (X), it is arranged at the intersection of odd columns (R1, R3, R5, R7) and odd rows (C1, C3, C5, C7). AND gates (AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD), which logically multiply the coefficients of the two elements γ (X) and β (X) 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7 ) and the AND gate (AD 1.1 , AD 1.3 , AD 1.5 , AD 1.7 ), (AD 3.1 , AD 3.3 , AD 3.5 , AD 3.7 ), (AD 5.1 , AD 5.3 , AD 5.5 , AD 5.7 ), (AD 7.1 , AD 7.3 , AD 7.5 , AD 7.7 ) are less than the order of P (X) The output of an AND gate having an order and the output of an AND gate having an order higher than or equal to P (X) are divided by P (X), and each of the orders corresponding to the rest is input, and the coefficient value of the corresponding order of W (X) is received. To sum up Inclusive Iowa's gate (XOR 9.2), (XOR 9.4 ), Loa field multiplier go, characterized in that is configured to (XOR 9.6), (XOR 9.8 ).
KR1019920009319A 1992-05-29 1992-05-29 Galois field multiplier KR950001056B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019920009319A KR950001056B1 (en) 1992-05-29 1992-05-29 Galois field multiplier
US08/068,434 US5537426A (en) 1992-05-29 1993-05-27 Operation apparatus for deriving erasure position Γ(x) and Forney syndrome T(x) polynomials of a Galois field employing a single multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920009319A KR950001056B1 (en) 1992-05-29 1992-05-29 Galois field multiplier

Publications (2)

Publication Number Publication Date
KR930024293A KR930024293A (en) 1993-12-22
KR950001056B1 true KR950001056B1 (en) 1995-02-08

Family

ID=19333889

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920009319A KR950001056B1 (en) 1992-05-29 1992-05-29 Galois field multiplier

Country Status (1)

Country Link
KR (1) KR950001056B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0793352A3 (en) * 1996-02-28 1997-09-24 Daewoo Electronics Co., Ltd Apparatus for determining the error evaluator polynomial for use in a Reed-Solomon decoder

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0793352A3 (en) * 1996-02-28 1997-09-24 Daewoo Electronics Co., Ltd Apparatus for determining the error evaluator polynomial for use in a Reed-Solomon decoder

Also Published As

Publication number Publication date
KR930024293A (en) 1993-12-22

Similar Documents

Publication Publication Date Title
KR100202206B1 (en) Data processing apparatus for calculating a multited element of a finite field
JPS6217770B2 (en)
US4135249A (en) Signed double precision multiplication logic
EP0793351A1 (en) Apparatus for computing error correction syndromes
US7543008B1 (en) Apparatus and method for providing higher radix redundant digit lookup tables for recoding and compressing function values
EP2261795A1 (en) Circuits and methods for performing exponentiation and inversion of finite field elements
KR950001056B1 (en) Galois field multiplier
KR960705272A (en) PROGRAMMABLE REDUNDANCY / SYNDROME GENERATOR
US6470471B1 (en) Data error correction apparatus
KR100192804B1 (en) Polynominal evaluator in a reed-solomon decoder
JP2001195235A (en) Multiplier
JPH11196006A (en) Parallel processing syndrome calculation circuit and reed solomon decoding circuit
US20010023497A1 (en) Parallel processing reed-solomon encoding circuit and method
JP2004072130A (en) Encoding method and encoding apparatus
JP2641285B2 (en) Galois field division circuit and multiplication / division shared circuit
WO1991020028A1 (en) Universal galois field multiplier
US6574776B1 (en) Simultaneous processing for error detection and P-parity ECC encoding
JP2524035Y2 (en) Multiplier for convolution arithmetic circuit
US6378105B1 (en) Reed-Solomon multiplication method
US6405343B1 (en) ECC Q-parity checkbyte indexing
EP0793350A1 (en) Polynomial evaluator for use in a reed-solomon decoder
KR100395511B1 (en) Method of construction of parallel In-Output multiplier over Galois Field
SU1134948A1 (en) Matrix calculating device
US20060041824A1 (en) Method and apparatus for computing parity characters for a codeword of a cyclic code
Vanwormhoudt Rings of hypercomplex numbers for NT Fourier transforms

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee