KR940016960A - 모스 에프이티의 제조방법 - Google Patents
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Abstract
본 발명은 LDD구조 MOSFET의 제조방법에 관한 것으로, 반도체 기판상에 게이트 산화막 및 도전층을 차례로 적층하는 침적공정, 상기 도전층을 사진식각공정을 통하여 이방성식각하여 게이트 전극 패턴을 형성하는 공정, 상기 게이트 전극 패턴에 자기정합되도록 상기 반도체 기판의 표면근방에 저농도의 불순물 영역을 형성하는 공정, 상기 반도체 기판상의 전표면에 박막의 식각저지층 및 소정두께의 산화막을 차례로 적층하는 공정, 상기 산화막을 에치백공정을 통하여 식각해서 상기 막막의 식각저지층으로 덮힌 게이트 전극패턴의 측벽에 측벽스페이서를 형성하는 공정, 및 상기 측벽스페이서에 자기정합되도록 상기 반도체기판의 표면근방에 고농도의 불순물영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
따라서 본 발명에 따른 LDD구조의 MOSFET는 접합누설전류의 발생을 감소시켜 전기적인 특성 및 신뢰성을 향상시킬 수 있고, 제조공정을 간단화시켜 생산가의 절감 및 생산효율을 증가시키는 효과를 가져온다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 7 도 내지 제11도는 본 발명에 따른 MOSFET의 제조방법을 도시한 단면도들.
Claims (5)
- 반도체 기판상에 게이트 산화막 및 도전층을 차례로 적층하는 침적공정; 상기 도전층을 사진식각공정을 통하여 이방성식각하여 게이트 전극 패턴을 형성하는 공정; 상기 게이트 전극 패턴에 자기정합되도록 상기 반도체 기판의 표면근방에 저농도의 불순물 영역을 형성하는 공정; 상기 반도체 기판상의 전표면에 박막의 식각저지층 및 소정두께의 산화막을 차례로 적층하는 공정; 상기 산화막을 에치백공정을 통하여 식각해서 상기 박막의 식각저지층으로 덮힌 게이트 전극패턴의 측벽에 측벽스페이서를 형성하는 공정; 및 상기 측벽 스페이서에 자기정합되도록 상기 반도체기판의 표면근방에 고농도의 불순물영역을 형성하는 공정을 구비하는 것을 특징으로 하는 LDD구조의 MOSFET제조방법.
- 제 1 항에 있어서, 상기 식각저지층은 질화막인 것을 특징으로 하는 LDD구조의 MOSFET제조방법.
- 제 2 항에 있어서, 상기 질화막은 그 두께가 1000Å 이하인 것을 특징으로 하는 LDD구조의 MOSFET제조방법.
- 제 2 항에 있어서, 상기 도전층은 도핑된 다결정실리콘층과 실리사이드층 중 어느 하나인 것을 특징으로 하는 LDD구조의 MOSFET제조방법.
- 제 1 항에 있어서, 상기 산화막 에치백 후 결과물 전면에 남는 질화막을 게이트 산화막에 대한 고선택비 식각공정으로 제거하는 것을 특징으로 하는 LDD구조의 MOSFET제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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