KR940011876B1 - 비데오 신호 블랭킹 간격 신호 조절 회로 - Google Patents
비데오 신호 블랭킹 간격 신호 조절 회로 Download PDFInfo
- Publication number
- KR940011876B1 KR940011876B1 KR1019860008217A KR860008217A KR940011876B1 KR 940011876 B1 KR940011876 B1 KR 940011876B1 KR 1019860008217 A KR1019860008217 A KR 1019860008217A KR 860008217 A KR860008217 A KR 860008217A KR 940011876 B1 KR940011876 B1 KR 940011876B1
- Authority
- KR
- South Korea
- Prior art keywords
- video signal
- signal
- blanking interval
- interval
- capacitor
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Studio Circuits (AREA)
Abstract
내용 없음.
Description
제1도는 본 발명의 원리에 따라 비데오 신호 조절 회로를 포함하는 광대역 비데오 모니터의 부분도.
제2도는 제1도의 신호 조절 회로의 동작을 이해하는데 도움이 되는 신호 파형도.
제3도는 제1도의 신호 조절 회로의 상세도.
* 도면의 주요부분에 대한 부호의 설명
10 : 비데오 신호원 15 : 입력 버퍼 증폭기
19 : 출력 버퍼 증폭기 16 : 제1키조절 전자 스위치
18 : 제2키조절 전자 스위치
본 발명은 블랭킹 및 클램핑 회로와 같이, 비데오 모니터 같은 광대역 비데오 신호 처리 및 표시 시스템에서 비데오 신호의 블랭킹 간격을 조절하기 위한 회로에 관한 것이다.
비데오 모니터에 의해 처리된 비데오 신호는 종종 비데오 출력 표시 구동단에 인가되기 전에 클램프된다. 클램핑은 수평 및 수직 동기 펄스를 제거하고 영상 블랭킹 간격동안 규정된 기준레벨을 삽입하기 위하여 사용된다. 클램핑은 또한 표시 구동단을 위하여 명확한 DC 동작점을 세우는데 도움이 된다. 예를들어, 이것은 선형 및 위상 응답에 연관된 구동단 이동 특성에서 불필요한 변화를 피하도록 한다.
광대역 표시 드라이버단은 실질적으로 고정된 DC 동작점으로 양호하게 동작하여, 드라이버단이 대출력 DC 레벨 이동을 조정하는데 필요하지 않도록 한다. 대출력 DC 레벨 이동은 증가된 DC 전류 레벨에서 종종 지금까지 동작하는 광대역 드라이버단을 위하여 증가된 전력소비와 낭비를 가져왔다. 동작점 변화는 또한 표시 드라이버 트랜지스터의 캐패시턴스 파라미터에 영향을 주어, 트랜지스터 DC 바이어스에서 이동과 함께 동작 대역폭의 바람직하지 못한 변화를 가져온다.
광대역 비데오 신호 처리 채널에 있어서, 블랭킹 및 클램핑 회로 같은 블랭킹 간격 신호 조절 회로에 의해 비데오 채널의 대역폭이 나쁘게 되는 것을 방지하도록 특별한 관심을 가져야 한다. 그러므로, 신호 조절 회로에서 발생된 기생 캐패시턴스에 의해 비데오 신호 경로의 부하를 감소하는 대역폭을 줄이기 위하여 소수의 구성 요소로 이루어진 신호 조절 회로를 만드는 것이 바람직하다. 본 발명의 원리에 따라 비데오 신호 블랭킹 간격 신호 조절 회로가 상기 결과를 이룬다.
본 발명에 따른 블랭킹 간격 신호 조절 회로의 공지된 양호한 실시예에 있어서, 제1전자 스위치는 입력 버퍼 증폭기로부터 AC 결합 캐패시터의 입력 전극으로 비데오 신호를 접속시킨다. 제2전자 스위치는 출력 버퍼에 결합된 캐패시터의 출력 전극으로 접속된다. 제1 및 제2스위치는 단극 단투 방식(SPST)이며, 제1스위치는 결합 캐패시터의 입력에 직렬로 위치되며, 제2스위치는 결합 캐패시터의 출력전극의 분로에 위치된다. 제1스위치는 영상 트레이스 간격동안 그리고 후부 포치(porch) 간격부 같이 영상 리트레이스 블랭킹 간격의 기준부 동안 도통하기 위해 규칙적으로 키된다. 제2스위치는 각 영상 리트레이스 블랭킹 간격 주기 안만 도통하기 위해 규칙적으로 키된다.
이하, 도면을 참조하면서 본 발명을 더욱 상세히 설명하기로 한다.
제1도에 있어서, 광대역(예를들어, 100MHZ) 칼라 비데오 신호원(10)은 출력 칼라 신호 r(적색), g(녹색) 및, b(청색)를 제공한다. 신호원(10)은 예를들어 컴퓨터 데이타 표시 터미널에 연결된다. 신호원(10)으로부터의 r,g 및 b신호는 비데오 신호 처리기(12a, 12b, 12c), 본 발명에 따른 블랭킹 및 클램핑 신호 조절 회로(14a, 14b, 14c) 및, 출력 표시 드라이버 및 키 클램프 회로망(20a, 20b, 20c)을 포함하는 각 유사한 칼라 비데오 신호 채널에 각각 접속된다. 드라이버/클램프 회로망으로부터 고레벨 비데오 출력 칼라 신호(R, G, B)는 칼라 영상 표시 키네스코프(30)의 각 휘도 제어 캐소드 전극(28c, 28b, 28a)에 인가된다. 칼라 신호 처리 채널이 유사하기 때문에, 신호원(10)으로부터 적색 칼라 신호(r)를 수신하는 적색 칼라 신호 채널만이 상세히 후술될 것이다.
r 칼라 신호는 예를들어 신호 증폭, 레벨 이동 및, 이득 제어단을 포함하는 비데오 처리기(12a)에 인가된다. 처리기(12a)로부터 비데오 신호는 이어서 후술되는 바와같이 입력 버퍼 증폭기(15)를 거쳐 블랭킹 및 클램핑 신호 조절 회로(14a)에 접속된다. 회로(14a)로 부터 조절된 비데오 출력 신호는 출력버퍼 증폭기(19)를 거쳐 비데오 출력 표시 드라이버단(21)에 접속된다. 드라이버단(21)으로부터 고레벨 칼라 신호(R)는 클램핑 캐패시터(24)를 거쳐 AC 결합후 키네스코프 캐소드(28c)에 인가된다.
캐패시터(24)는 회로망(25)의 바이어스 입력에 결합된 와이퍼와 함께 시청자 조정 가능 휘도 제어 전위차계(26)의 조정에 따라 표시된 영상의 휘도를 설정하기 위하여 키 다이오드를 포함하는 키 클램핑 DC 복구 회로망(25)과 공동으로 작동하다. 클램프(25)는 주기적인 키 펄스(Vk)에 응답하여 각 수평 영상 블랭킹 간격동안 동작하도록 키된다. 신호 조절 회로(14a)의 동작에 결합된 스위칭 신호(S1, S2)와 함께 키 신호(Vk)는 (도시되지 않은)시스템의 편향 회로로부터 인추된 수평(H) 및 수직(V) 영상 동기 신호에 응답하여 타이밍 신호원(35)으로부터 제공된다.
회로(14a)는 버퍼(15)의 출력 및 결합 캐패시터(17)의 입력 단자간에 결합된 단득 단투 방식의 제1전자스위치(16)를 포함한다. 버퍼 증폭기(15)는 스위치(16, 18)가 도통될때 캐패시터(17)를 충전하기 위하여 저임피던스에서 출력 전압을 제공한다. 회로(14a)는 또한 캐패시터(17)의 출력 단자 및 버퍼 증폭기(19)의 입력간에 비데오 신호 경로를 분로하는 단극 단투 방식인 제2전자 스위치(18)를 포함한다. 버퍼 증폭기(19)는 캐패시터(17)의 과도한 방전을 막기 위한 고입력 임피던스와 회로(14a)로부터 다음 회로로 비데오 신호 접속을 용이하게 하기 위한 저 출력 임피던스를 나타낸다. 스위치(16, 18)는 각각 타이밍 신호(S1, S2)에 응답하며, 스위치(18)는 후술되는 바와같이 스위치(18)가 도통되도록 할때, 즉, 단락될 때 비데오 신호 경로로 전달되는 입력 기준 전압(VR)을 수신한다.
회로(14a)의 동작은 제2도에서 논의되며, 여기에는 회로(14a)에 접속되는 타이밍 신호(S1, S2), 출력 클램프(25)에 접속되는 키 신호(Vk), 버퍼(15)의 입력에 인가된 비데오 신호를 도시하는 입력 비데오 신호 및, 버퍼(19)의 입력에 인가된 비데오 신호를 도시하는 출력 비데오 신호 파형을 도시한다.
입력 신호 파형은 두개의 수평 영상 라인을 포함하며, 각 라인(1H)은 영상 리트레이스 블랭킹 간격과 영상 정보가 표시될때 영상 트레이스 간격을 포함한다. 비데오 신호 블랭킹 기준 간격(T1)을 포함하는 소위 "후부 포치"에 의해 잇따르는 수평 동기(H. SYNC) 간격을 포함한다.
신호 블랭킹이 요구될때, 스위치(18)는 버퍼(19)의 입력을 기준 전압(VR)에 의해 표시된 것 같은 소정의 블랭킹 기준 전압에 접속한다. 스위치(16, 18)는 클램핑 간격동안 폐 회로(도통)가 되고, 캐패시터(17)가 충전되어 버퍼(19)의 입력에서 비데오 신호가 각 수평 블랭킹 간격의 후부 포치 기준 간격(T1)동안 블랭킹 기준 레벨을 나타낸다. 상기 회로에서, 기준 전압(VR)은 클램핑 기준 전압 및 블랭킹 기준 전압이다.
스위치(16)는 타이밍 신호(S1)의 정극성 펄스 구성 요소에 응답하여 영상 정보가 표시될때 각 수평 영상 트레이스 간격동안 그리고, 각 수평 블랭킹 간격의 "후부 포치"의 기준 간격(T1)동안 전도(즉, 단락)되게 한다. 스위치(16)는 각 수평 블랭킹 간격의 잔여부분 동안 비전도(즉, 개방)되도록 한다.
스위치(18)는 타이밍 신호(S2)의 정극성 펄스 성분에 응답하여 각 수평 블랭킹 간격 주기동안 전도(즉, 단락)되게 한다. 스위치(18)는 각 수평 영상 트레이스 간격동안 비전도(개방)되게 한다. 어떤 시스템에서, 스위치(18)는 소정의 기준 전압을 비데오 신호 경로로 인가하려고 할때 시간 T2로 도시되는 다른 시간에 전도되도록 한다. 이것은 자동적으로 키네스코프를 위해 바람직한 바이어스 조건을 유지하는 자동 키네스코프 바이어스(AKB) 제어 시스템에 의해 사용하기 위하여 기준을 설정하는 것이 필요하다.
AKB 시스템은 AKB 시스템이 동작될때 선정된 간격동안 비데오 신호 기준 조건을 필요로 한다. 제2도에서 알 수 있는 바와같이, 버퍼 증폭기(19)에 의해 표시 드라이버(21)로 접속된 비데오 출력신호는 상기된 바와같이 소정의 시스템의 요구에 따라 수평 블랭킹 간격 및 다른 소정의 시간에서 블랭킹 기준전압(VR)에 연관된 고정 블랭킹 기준 레벨을 나타낸다. 그러므로, 캐패시터(17)상에 충전이 변하고, 시간 스위치(16, 18)가 전도일때 시간 간격(T1)동안에만 클램핑이 발생한다. 잔여 블랭킹 간격동안, 스위치(18)는 기준전압(VR)을 증폭기(19)에 제공하기 위해 전도로 되고, 스위치(16)는 캐패시터(17)에서 충전시 다른 변화를 방지하기 위해 비전도된다.
비데오 신호가 블랭킹 간격동안 클램프되는 고정된 기준레벨은 표시 드라이버단(21)을 위해 잘 규정된 DC 동작점을 설정하는데 도움을 주는 비데오 신호의 양호한 DC 레벨을 설정하여, 표시 드라이버단의 전달 특성에서 불필요한 DC 관련 변화를 피할 수 있다. 비데오 신호의 설정된 DC 레벨은 또한 드라이버단에 의해 전원 소비를 보호하며, 드라이버단의 유용한 다이내믹 범위를 완전히 사용할 수 있게 한다.
클램핑 및 블랭킹 회로(14a)는 두개의 결합된 버퍼단(15, 19)과 함께 소수의 구성 요소, 즉, 단 두개의 간단한 단극 단투 방식 전자 스위치(16, 18)를 사용하는 광대역 비데오 신호의 블랭킹 간격 조건을 허용한다. 그러므로, 회로는 시스템의 고주파수 응답의 손상이 감소되는 줄어든 기생 캐패시턴스를 나타낸다. 비교적 간단한 스위칭 장치의 사용은 또한 스위치의 기생 캐패시턴스 또는 스위치의 누설 전류에 결합된 기생 스위칭 과도 전류로 인하여 캐패시터(17)에 의해 저장된 클램핑 전압의 더 작은 변동을 가져온다.
제3도는 제1도 회로(14a)의 상세도이며, 동일한 소자는 동일한 참조번호를 사용한다. 제3도에 있어서, 버퍼 증폭기(15, 19)는 에미터 플로워 증폭기 트랜지스터이며, 전자 스위치(16, 18)는 접합 FET(전계효과 트랜지스터)로서, 타이밍 신호(S1, S2)가 각각 트랜지스터(16, 18)의 게이트 전극에 인가된다. 기준전압(VR)은 트랜지스터(18)의 소스 전극과 비데오 신호 경로에 접속된 드레인 전극에 인가된다. 트랜지스터(16)의 소스 및 드레인 전극에 의해 규정된 바와같이, 트랜지스터(16)의 주 전류 경로가 비데오 신호 경로에 직렬로 접속된다.
접한 FET와는 다르게 MOS 소자가 캐패시터(17)상에 충전을 방해하기 위한 실질적으로 온 상태의 게이트 소스 누설 전류를 갖지 않기 때문에, 만약 MOS 방식 FET가 접합 FET(16) 위치에서 사용된다면, 캐패시터(17)는 트랜지스터(15)의 에미터 및 트랜지스터(16)의 소스 전극 사이에 위치될 수 있다. 제3도의 회로에 있어서, 트랜지스터(16)의 게이트 소스 누설 전류는 캐패시터(17)상에 충전을 방해하지 않는다. 또한, 게이트가 스위치될때 FET 소자의 소스 전극에서 나타나는 기생 스위칭 과도 전류(즉, 게이트 소스 기생 캐패시턴스에 접속된 전류 스파이크)는 캐패시터(17)에 충전을 방해하지 않는다.
Claims (5)
- 영상 간격 및 블랭킹 간격을 포함하는 비데오 신호를 처리하는 시스템내에서, 입력 및 출력을 갖는 비데오 신호 경로와, 상기 비데오 경로의 상기 입력으로부터 상기 출력으로 비데오 신호를 접속하기 위한 캐패시터를 구비하며, 상기 블랭킹 간격동안 기준 레벨을 나타내기 위하여 상기 비데오 신호를 조절하기 위한 장치에 있어서, 상기 신호 경로에서 상기 캐패시터(17)와, 직렬로 접속되고, 상기 영상 간격 동안과 상기 비데오 신호가 상기 캐패시터를 거쳐 상기 비데오 경로의 상기 입력으로부터 상기 출력으로 전달되도록 하기 위해 상기 블랭킹 간격의 선정된 기준 부분동안 전도 상태를 나타내며, 상기 블랭킹 간격의 잔여부분 동안 비전도 상태를 나타내도록 타이밍 신호(S1)를 수신하기 위한 제어 입력을 갖는 제1스위칭 수단(16)과, 상기 캐패시터 및 기준 전위(VR)에 접속되며, 상기 기준 전위가 상기 캐패시터에 접속됨으로써 상기 블랭킹 간격 주기동안 전도 상태를 나타내며, 다른 때에 비전도 상태를 나타내도록 타이밍 신호(S2)를 수신하기 위한 제어 입력을 갖는 제2스위칭 수단(18)을 특징으로 하는 비데오 신호 블랭킹 간격 신호 조절 회로.
- 제1항에 있어서, 상기 제1(16) 및 제2(18)전자 스위치가 단극 단투 방식인 것을 특징으로 하는 비데오 신호 블랭킹 간격 신호 조절 회로.
- 제1항 또는 2항에 있어서, 상기 제1스위칭 수단(16)이 상기 비데오 신호 경로의 상기 입력 및 상기 캐패시터(17)의 입력 단자 사이에 접속되며; 상기 제2스위칭 수단(18)이 상기 캐패시터(17)의 출력 단자 및 상기 기준 전위(VR) 사이에 접속되는 것을 특징으로 하는 비데오 신호 블랭킹 간격 신호 조절 회로.
- 제1항 또는 2항에 있어서, 각 상기 제1(16) 및 제2(18)스위칭 수단이 타이밍 신호와 소스 및 드레인 전극에 의해 규정된 스위치 주전류 전도 경로를 수신하기 위한 게이트 전극을 갖는 전계 효과 트랜지스터인 것을 특징으로 하는 비데오 신호 블랭킹 간격 신호 조절 회로.
- 제1항 또는 2항에 있어서, 상기 영상 및 블랭킹 간격이 수평 영상 및 블랭킹 간격이며, 상기 블랭킹 간격의 상기 선정된 기준 부분이 상기 블랭킹 간격내에 후부 포치 간격의 일부분인 것을 특징으로 하는 비데오 신호 블랭킹 간격 신호 조절 회로.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8524200 | 1985-10-01 | ||
GB858524200A GB8524200D0 (en) | 1985-10-01 | 1985-10-01 | Combined clamping & blanking circuit |
US857047 | 1986-04-29 | ||
US857,047 | 1986-04-29 | ||
US06/857,047 US4716461A (en) | 1985-10-01 | 1986-04-29 | Video signal blanking interval signal conditioning circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR870004621A KR870004621A (ko) | 1987-05-11 |
KR940011876B1 true KR940011876B1 (ko) | 1994-12-27 |
Family
ID=10586018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019860008217A KR940011876B1 (ko) | 1985-10-01 | 1986-09-30 | 비데오 신호 블랭킹 간격 신호 조절 회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4716461A (ko) |
JP (1) | JPS6285577A (ko) |
KR (1) | KR940011876B1 (ko) |
GB (1) | GB8524200D0 (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2217546A (en) * | 1988-04-25 | 1989-10-25 | Philips Electronic Associated | Apparatus for processing a video signal |
JPH0236674A (ja) * | 1988-07-27 | 1990-02-06 | Mitsubishi Electric Corp | クランプパルス作成回路 |
JPH03101379A (ja) * | 1989-09-13 | 1991-04-26 | Matsushita Electric Ind Co Ltd | 輝度回路 |
US5128764A (en) * | 1989-10-27 | 1992-07-07 | Siemens Aktiengesellschaft | Level correcting circuit having switched stages of differing time constants |
JP3047479B2 (ja) * | 1991-01-22 | 2000-05-29 | ソニー株式会社 | ディスプレイ装置のテスト回路および方法 |
US5537650A (en) * | 1992-12-14 | 1996-07-16 | International Business Machines Corporation | Method and apparatus for power management in video subsystems |
KR100263862B1 (ko) * | 1998-05-18 | 2000-08-16 | 김순택 | 투사 표시관의 구동 방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5478012A (en) * | 1977-12-03 | 1979-06-21 | Toshiba Corp | Clamp circuit |
JPS59125177A (ja) * | 1982-12-29 | 1984-07-19 | Sony Corp | 撮像出力のクランプ回路 |
US4562475A (en) * | 1984-03-15 | 1985-12-31 | Rca Corporation | DC Restoration of synchronously detected CCD imager output signals |
-
1985
- 1985-10-01 GB GB858524200A patent/GB8524200D0/en active Pending
-
1986
- 1986-04-29 US US06/857,047 patent/US4716461A/en not_active Expired - Fee Related
- 1986-09-26 JP JP61229487A patent/JPS6285577A/ja active Pending
- 1986-09-30 KR KR1019860008217A patent/KR940011876B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
GB8524200D0 (en) | 1985-11-06 |
KR870004621A (ko) | 1987-05-11 |
JPS6285577A (ja) | 1987-04-20 |
US4716461A (en) | 1987-12-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4218698A (en) | TV Graphics and mixing control | |
JPH037184B2 (ko) | ||
KR940011876B1 (ko) | 비데오 신호 블랭킹 간격 신호 조절 회로 | |
US4143398A (en) | Automatic brightness control circuit employing a closed control loop stabilized against disruption by large amplitude video signals | |
US4354202A (en) | Television receiver on-screen alphanumeric display | |
CA1049649A (en) | Black level clamping circuit for a television signal processor | |
US4110787A (en) | Combined blanking level and kinescope bias clamp for a television signal processing system | |
US4660085A (en) | Television receiver responsive to plural video signals | |
EP0173539A2 (en) | Digital video signal processor with analog level control | |
KR830002170B1 (ko) | 자동 휘도 제어회로 | |
US4432016A (en) | Translating circuit for television receiver on-screen graphics display signals | |
US4237489A (en) | Video black level reference system | |
US3555182A (en) | Plural operating mode automatic gain control system | |
US4622589A (en) | Television receiver on-screen character display | |
EP1001621B1 (en) | Apparatus for suppressing overshoots in kinescope beam current measurement pulses | |
EP0219263B1 (en) | Video signal blanking interval signal conditioning circuit | |
US4599641A (en) | Brightness control apparatus for a video signal processing system | |
EP0222481B1 (en) | Video output signal clamping circuit | |
US3955047A (en) | D.C. reinsertion in video amplifier | |
KR830008616A (ko) | 제어된 엔블랭킹(unblanking) 비율을 가진 비데오 블랭킹 회로 | |
US4612577A (en) | Video signal processor with selective clamp | |
US4599651A (en) | Pulse amplifier in a brightness control system | |
US4631595A (en) | Feedback display driver stage | |
KR840006590A (ko) | 신호 표본화장치 | |
US6285143B1 (en) | Video display protection circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
NORF | Unpaid initial registration fee |