KR940011875B1 - 수평동기신호 분리장치 - Google Patents

Abstract

내용 없음.

Description

수평동기신호 분리장치

제1도는 본 발명의 제1실시예에 있어 수평동기신호 분리회로를 나타낸 블럭도.

제2도, 제3도, 제4도는 상기 제1실시예의 동작을 설명하는 타이밍도.

제5도는 본 발명의 제2실시예를 나타내는 회로도.

제6도는 본 발명의 제3실시예를 나타내는 회로도.

제7도는 본 발명의 제3실시예의 동작을 설명하는 타이밍도.

제8도는 본 발명에 따라 합성동기신호로부터 분리된 수평동기신호를 나타내는 타이밍도.

제9도는 종래의 액정표시장치에서 사용된 샘플링클럭신호를 발생하기 위한 PLL 회로를 나타내는 블럭도.

제10(a)도, 제10(b)도, 제10(c)도는 NTSC 시스템에서 사용된 합성동기신호를 나타낸도.

제11도는 복제방지 공정에 필요로 하는 비데오테이프로부터 얻어진 합성동기신호를 나타내고 있다.

본 발명은 수평동기신호 분리장치에 관한 것으로서 특히 수평동기신호와 수직동기신호를 포함하는 합성동기신호로부터 수평동기신호의 타이밍을 추출하기 위한 수평동기신호 분리회로에 관한 것이다.

NTSC(National Television System Committee)시스템 또는 PAL(Phase Alternation Line) 시스템과 같은 텔레비젼 시스템에 있어서, 수직동기신호와 수평동기신호가 결합되어 있는 합성동기신호만이 동기신호로서 텔레비젼 장치로 제공된다.

최근 광범위하게 사용된 매트릭스 액정표시(LCD)장치에 있어서 이 매트릭스 액정표시장치에서 화상신호를 샘플링하기 위한 클럭신호가 발생된다.

이러한 클럭신호는 상기에서 언급된 텔레비젼시스템에서 화상정보를 근거로하여 디스플레이가 수행될 때, 상기 수평동기신호와 정밀하게 동기되어야 하기 때문에 상기 클럭신호는 제9도에 도시된 PLL(Phase Locked Loop)회로(100)를 사용하므로써 발생된다. 상기 PLL 회로(100)는 전압제어발진기(101), 분주기(102), 위상비교기(103) 및 저역통과필터(104)를 포함하는 루우프를 갖는다. 상기 PLL 회로(100)의 입력신호인 수평동기신호를 동기신호 Sync로 공급하는 것이 바람직하다. 그러나 종래의 회로에 있어서는 합성동기신호가 공급된다.

제10(a)도, 제10(b)도, 제10(c)도는 NTSC 시스템에서 사용되는 합성동기신호를 나타내고 있다.

제10(a)도는 어떤 우수필드로부터 어떤 기수필드까지의 전이주기에 있는 합성동기신호를 나타내고 있다. 제10(b)도는 하나의 필드에 있는 합성동기신호의 일부분을 나타내고 있다. 제10(c)도에서는 어떤 우수필드에서 어떤 기수필드까지의 전이주기에 있는 합성동기신호를 나타내고 있다.

제10(a)도와 제10(c)도에 도시된 바와같이 상기 수평동기신호(21)와 아울러 수직동기신호와 등화펄스(22)는 하나의 필드로부터 다음의 필드까지의 전이주기에 있는 합성동기신호에 존재한다. 상기 등화펄스(22)는 우수필드로부터 기수필드까지의 전이주기중에 그리고 기수필드로부터 우수필드까지의 전이주기중에서 수직동기신호의 일부분과 주변부분에 있는 합성동기신호의 파형을 등화하기 위하여 삽입되어 있다.

상기 수직동기신호의 주변부분에 있어서 수평동기신호(21)의 폭과 등화펄스(22)의 폭은 정상적인 수평동기신호(21)와 비교하여 볼때 절반이다.

이러한 종래기술에 있어서 상기 합성동기신호가 제9도에 도시된 PLL 회로(100)에 입력되기 때문에 상기 PLL 회로(100)에서의 위상관계가 제10(a)도와 제10(c)도에 도시된 합성동기신호에 있는 수직동기신호와 등화펄스의 존재로 인하여 변동된다. 이러한 변동은 전압제어발진기(101)의 발진주파수가 변동되게 한다.

상기 전압제어발진기(101)와 발진주파수에서 발생되는 변동이 디스플레이영역을 위한 화상정보가 상기 액정표시장치로 제공되는 중에서 디스플레이주기로 들어갈때 조차도 흡수되지 않는다면 화상이 왜곡된다는 문제점이 발생한다.

상기 화상왜곡의 발생을 방지하기 위하여 상기 디스플레이 주기(즉, 수직귀선구간) 앞에 있는 주기에서 상기 전압제어발진기(101)의 발진주파수의 변동을 흡수하는 것이 필요하다. 이러한 것이 액정표시장치와 같은 매트릭스형 디스플레이장치를 위한 PLL 회로설계의 간략화에 중요한 장해요인이다.

게다가 상업적으로 유용가능한 녹화된 비데오테이프에 있어서 휘도신호를 위한 자동이득제어신호(이하 AGC 신호라 함)가 상기 녹화된 비데오테이프를 복사하므로써 생산된 비데오테이프의 재생을 불안정하게 하기 위하여 합성비데오신호에 의도적으로 삽입되어 있다.

이러한 비데오테이프의 재생시에 상기 AGC 신호는 합성비데오신호로부터 합성동기신호의 추출함에 있어 저역통과필터에 의해 완전하게 제거될 수 없고, 이로써 제11도에 표시된 바와같은 의사동기신호일 수도 있는 펄스가 추출된 합성동기신호의 수직동기신호 다음에 즉시 혼합된다.

상기 의사동기신호가 제11도에 도시된 바와같이 디스플레이주기 바로 앞에 존재하는 합성동기신호가 PLL 회로(100)에 입력될때 실제적으로 상기 디스플레이주기 앞에 있는 의사동기신호에 의해 변동되는 상기 PLL 회로(100)를 안정화할 수는 없다.

종래기술에서는 이러한 문제를 해결하기 위하여 화상이 디스플레이 스크린상에 실제 디스플레이되는 영역을 협소하게 하는 장치들이 적용되었지만 이러한 장치는 상기 디스플레이 스크린의 상부에서 나타나는 화상 왜곡을 완전하게 나타나지 않게 하기에는 어렵고 그리고 여러 경우에서 만족한 디스플레이를 얻을 수 없다.

본 발명의 수평동기신호 분리장치는 상기에서 논의된 그리고 많은 기타의 불이익과 종래기술의 결점을 해결하기 위한 것으로서 수평동기신호와 수직동기신호를 포함하는 합성동기신호를 제공받아서 상기 합성동기신호의 상승엣지를 감지한 감지신호를 출력단을 통하여 출력하는 감지수단과, 상기 감지수단의 상기 출력단에 접속되고, 제어신호를 제공받아서 이 제어신호에 따라 상기 감지신호를 통과하기 위한 게이트수단과, 상기 게이트수단의 출력단에 접속되고, 상기 게이트수단의 출력에 따라 펄스신호를 발생하되, 이 펄스신호가 소정의 펄스폭을 갖고 그리고 상기 제어신호와 같이 상기 게이트수단으로 공급되는 제어신호 발생수단 및 상기 게이트수단의 출력단에 접속되고, 상기 감지신호가 상기 게이트수단을 통과할때 실제적으로 상승하는 후속의 펄스신호를 발생하되, 이 후속의 펄스신호가 분리된 수평동기신호로서 출력되는 펄스발생발생수단을 포함한다.

바람직하게는 상기 소정의 펄스폭이 하나의 수평스캐닝주기의 1/2 보다 길고 그리고 하나는 수평스캐닝주기보다 짧다. 바람직한 실시예에서 상기 제어신호 발생수단은 단안정 멀티바이브레이터를 포함한다. 바람직한 실시예에서 상기 제어신호 발생수단은 상기 멀티바이브레이터의 출력단에 접속된 인버터를 부가하되, 이 인버터의 출력이 상기 제어신호인 출력인 것을 특징으로 한다. 바람직한 실시예에서 상기 펄스신호 발생수단은 단안정 펄스신호 발생수단은 단안정 멀티바이브레이터를 포함한다.

따라서 여기에서 서술된 본 발명은 합성동기신호로부터 수평동기신호의 타이밍을 정확하게 추출할 수 있는 수평동기신호 분리장치를 제공하는데 그 목적이 있다.

이하 첨부도면을 참고로하여 이 기술분야에 속하는 당업자에게 자명하도록 본 발명의 실시예를 설명한다.

제1도는 본 발명의 일실시예인 블럭도이다.

합성동기신호 Csync는 상승엣지감지회로에 입력된다. 상기 합성동기신호 Csync의 상승엣지를 감지하였을 때 상기 상승엣지감지회로(1)는 펄스신호 HED를 발생하여 앤드게이트(2)의 일입력단으로 제공한다.

제어신호 TPF는 상기 앤드게이트(2)의 타입력단으로 제공되고 그리고 상기 펄스신호는 HED는 상기 제어신호 TPE가 하이레벨일 때 상기 앤드게이트(2)를 통과한다. 상기 앤드게이트(2)를 통과한 펄스신호 HED는 두개의 단안정 멀티바이브레이터(3)(5)에 입력된다. 상기 단안정 멀티바이브레이터(3)는 앤드게이트(2)를 통과한 펄스신호 HED에 의하여 트리거되고 아울러 소정의 펄스폭을 갖는 펄스 PULSE1를 발생한다.

상기 단안정 멀티바이브레이터(3)로부터 출력된 펄스 PULSE1은 인버터(4)에 의해 논리적으로 반적되고, 아울러 이 인버터(4)로부터 출력된 펄스는 제어신호 TPF로서 앤드게이트(2)로 제공된다.

상기 단안정 멀티바이브레이터(5)는 앤드게이트(2)를 통과한 펄스신호 HED에 의해 트리거되고 아울러 소정의 펄스폭을 갖는 펄스를 발생한다. 상기 단안정 멀티바이브레이터(5)로부터 출력된 펄스는 분리된 수평동기신호 Hsyn가 된다. 상기 분리된 수평동기신호 Hsyn의 상승시는 상기 펄스신호 HED가 상기 앤드게이트(2)를 통과할 때와 필연적으로 동일하다.

상기 분리된 수평동기신호 Hsyn는 제9도에 도시된 PLL 회로(100)를 위한 입력신호가 된다.

다음은 이러한 실시예의 동작이 설명된다.

제2도의 타이밍도는 상기 분리된 수평동기신호 Hsyn가 합성동기신호 Csync에 있는 수평동기신호(21)와 동기될때 제1도에 있는 수평동기신호 분리회로의 여러 부분에서 출력된 신호를 나타내고 있다.

상기 상승엣지검출회로(1)는 합성동기신호 Csync의 상승시에 펄스신호 HED를 출력한다. 상기 펄스 PULSE1은 상기 앤드게이트(2)를 통과한 펄스신호 HED에 응답하여 단안정 멀티바이브레이터(3)로부터 출력된다. 상기 펄스 PULSE1의 펄스폭은 상기 수평스캐닝주기 H의 절반(H/2)보다도 길고 아울러 수평스캐닝주기 H보다도 짧게 설정된다.

즉 H/W<PULSE1<H로 설정되어야 한다.

상기 펄스 JPULSE1은 인버터(4)에 의해 반전되고 아울러 상기 제어신호 TPE로서 앤드게이트(2)로 제공된다. 상기 제어신호 TPF의 하강은 단안정 멀티바이브레이터(3)와 인버터(4)에 의해서 야기된 지연으로 인하여 상기 펄스신호 HED의 발생보다 조금 뒤떨어져서 지연된다.

그러므로 상기 제어신호 TPF는 상기 펄스신호 HED가 앤드게이트(2)에 입력될때 이미 하이레벨이 되고 이로써 상기 펄스신호 HED가 상기 앤드게이트(2)를 통과할 수 있다.

상기 분리된 수평동기신호 Hsyn은 상기 앤드게이트(2)를 통과한 펄스신호 HED에 응답하여 상기 단안정 멀티바이브레이터(5)로부터 출력된다. 상기 신호 Hsyn의 폭은 수평동기신호(21)의 폭과 거의 동일하게 되도록 설정되어 있다. 상기 펄스 PULSE1의 펄스폭이 상술한 바와같이 설정되어 있기 때문에 제어신호 TPF는 상기 펄스신호 HED가 발생될때 로우레벨이 된다.

그 결과, 등화펄스(22)에 대응하는 펄스신호 HED는 상기 앤드게이트(2)를 통과하지 못할 것이다.

그러므로 상기 신호 Hsyn는 등화펄스(22)의 타이밍에서 발생되지 않고, 아울러 상기 분리된 수평동기신호 Hsyn와 수평동기신호(21) 사이의 동기상태는 상기 등화펄스(22)에 의해 변동되지 않는다.

제1도에 있는 수평동기신호 분리회로가 합성동기신호 Csync에 있는 수평동기신호와 동기되는 과정은 제3도를 참조로 하여 설명된다.

제3도는 우수필드로부터 기수필드가지의 전이부기에 있는 합성동기신호 Csync를 나타내고 있다.

상기 단안정 멀티바이브레이터(3)의 출력은 그 초기상태에서는 로우레벨이 된다.

제3도에 도시된 바와같이 수직동기신호에 있는 등화펄스(22)의 타이밍 T1에서 발생된 펄스신호 HED는 상기 앤드게이트(2)를 통과하므로서 상기 펄스 PULSE1가 발생된다. 상기 제어신호 TPF는 이때에 로우레벨이 되고 이로써 상기 합성동기신호 Csync의 다음 상승엣지의 타이밍 T2(즉 상기 수평동기신호(21)의 타이밍에서)에서 발생된 상기 펄스신호 HED는 상기 앤드게이트(2)를 통과할 수 없다.

이후 상기 제어신호 TPF는 상기 펄스 PULSE1가 로우레벨로 되돌아갈때 하이에벨이 되고, 아울러 상기 등화펄스(22)의 타이밍인 T3에서 발생된 펄스신호 HED는 상기 앤드게이트(2)를 통과한다. 상기 펄스 PULSE1은 이 펄스신호 HED에 의해 다시 하이레벨이 된다.

상기의 동일한 동작은 반복된다.

상기 합성동기신호 Csync의 상승시에 대응하는 펄스신호 HED에 의해 타이밍 T5, T7, T9, T11에 있는 펄스신호는 상기 앤드게이트(2)를 통과하지만, 타이밍 T4, T6, T8, T10, T12에 있는 펄스신호는 상기 앤드게이트(2)를 통과하지 못한다.

제3도의 예로서 타이밍 T5, T7, T9, T11은 등화펄스(22)의 타이밍이고, 그리고 타이밍 T4, T6, T8, T10, T12는 수평동기신호(21)의 타이밍이다.

그러므로 타이밍 T12까지 제1도에 있는 상기 수평동기신호 분리회로는 상기 수평동기신호(21)와는 동기되지 않는다. 그러나 등화펄스(22)가 타이밍 T12 이후에는 존재하지 않기 때문에 제어신호 TPF는 타이밍 T13까지 하이레벨을 유지한다. 그러므로 타이밍 T13에서 수평동기신호(21)에 대응하는 앤드게이트(2)를 통과하고, 그리고 펄스 PULSE1는 그때에 발생된다.

따라서 PULSE1는 수평동기신호(21)의 타이밍에서 발생된다. 즉 타이밍 FT13 이후에 수평동기신호 분리회로는 수평동기신호(24)와 동기되고, 이로써 상기 분리된 수평동기신호 Hsyn는 또한 상기 수평동기신호(21)와 동기된다.

제3도와 상기 설명으로부터 알 수 있는 바와같이 펄스 PULSE1가 초기에 발생되는 타이밍과는 상관없이, 분리된 수평동기신호 Hsyn는 합성동기신호 Csync의 등화펄스(22)가 없는 주기(즉, 디스플레이주기)가 시작될 때보다 빠르게 상기 수평동기신호(21)와 동기된다.

이 실시예의 동작은 제4도를 참고로하여 더욱 설명된다.

제4도는 우수필드로부터 기수필드까지의 전이주기에 있어서 제1도에 있는 수평동기신호 분리회로의 여러부분에서 출력신호를 나타내고 있다.

제4도에서 분리된 수평동기신호 Hsyn는 상기 우수필드에서 수평동기신호(21)와 동기적이다. 그러므로, 우수필드에서 상기 등화펄스(22)에 대응한 펄스신호 HED는 제어신호 TPF가 로우레벨이기 때문에 상기 앤드게이트(2)를 통과할 수 없다. 상기 수평동기신호(21)와 대응하는 펄스신호 HED는 앤드게이트를 통과한다.

상기 앤드게이트(2)를 통과한 펄스신호 HED는 수평동기신호 분리회로 사이의 동기상태를 유지하고, 그리고 상기 단안정 멀티바이브레이터(5)가 분리된 수평동기신호 Hsyn를 발생하도록 트리거한다.

제4도에 도시된 바와같이 분리된 수평동기신호 Hsyn와 수평동기신호(21) 사이의 동기상태는 기수필드내에서 유지된다.

이러한 방법에서 상기 실시예에 의하면 수직동기신호와 등화펄스(22)는 합성동기신호 Csync로부터 제거될 수 있고 그리고 상기 수평동기신호(21)와 동기적인 분리된 수평동기신호 Hsyn는 홀로 추출될 수 있다.

제5도는 본 발명의 제2실시예를 나타내고 있다.

제5도에서 제1도에 있는 수평동기신호 분리회로의 구성요소와 유사한 구성요소 제1도에 사용된 것과 동일한 참조부호로서 지칭된다. 제2실시예에서 상승엣지감지회로(1)는 합성동기신호 Csync의 상승엣지를 감지하기 위하여 저항(151)과 커패시터(152)를 포함하는 CR 회로를 사용한다.

상기 CR 회로에 더하여 상승엣지 검출회로(1)는 또는 버퍼(153), 인버터(154) 및 앤드게이트(155)를 포함한다. 상기 단안정 멀티바이브레이터(3)로부터 출력된 펄스 PULSE1의 펄스폭은 상기 단안정 멀티바이브레이터(3)에 접속된 저항(351)의 저항값 R1과 커패시터(352)의 용량 C1으로부터 얻어진 값 C1·R1에 의해 결정된다.

게다가 분리된 수평동기신호 Hsyn의 펄스폭은 상기 단안정 멀티바이브레이터(5)에 접속된 저항(551)의 저항값 R2와 커패시터(552)의 용량 C2로부터 얻어진 값 C2·R2에 의해 결정된다.

제6도는 본 발명의 제3실시예를 나타낸다.

제6도에서 제1도에 있는 수평동기신호 분리회로의 구성요소와 유사한 구성요소는 제1도에 있는 참조번호가 동일하게 지칭된다.

제3실시예에서 상기 단안정 멀티바이브레이터(5)의 출력측에는 상기 단안정 멀티바이브레이터(5)로부터 출력된 펄스 PULSE2와 합성동기신호 Csync가 입력되는 앤드게이트(6)가 제공된다. 상기 앤드게이트(6)의 출력은 분리된 수평동기신호 Hsyn이다.

상기 펄스 PULSE2의 펄스폭은 상기 단안정 멀티바이브레이터(5)에 접속된 저항(561)의 저항값 R3과 커패시터(562)의 용량 C3을 적절하게 선택하므로써 상기 합성동기신호 Csync에 함유된 수평동기신호(21) 보다 조금 크게 되어 있다.

그러므로 합성동기신호 Csync에 함유된 수평동기신호(21)만이 상기 펄스 PULSE2가 상기 단안정 멀티바이브레이터(5)로부터 출력되는 주기에서 상기 앤드게이트(6)를 통과한다.

제7도에 도시된 바와같이 상기 합성동기신호 Csync에 함유된 수평동기신호(21)의 펄스폭은 이 실시예에서 분리된 수평동기신호 Hsyn에 정확하게 반영되고, 제5도에 있는 회로보다도 더욱 신뢰할 수 있는 수평동기신호가 추출될 수 있다.

제8도는 제11도에 있는 것과 유사한 의사동기신호가 혼입되는 합성동기신호 Csync와, 제5도에 있는 수평동기신호 분리회로에 의해 이 합성동기신호 Csync로부터 얻어진 분리된 수평동기신호 Hsyn를 나타내고 있다.

제8도로부터 알 수 있는 바와같이 수평동기신호의 타이밍은 합성동기신호 Csync가 의사동기신호에 의해 변형된다 하더라도, 본 발명에 의하여 완전하게 추출될 수 있다.

본 발명에 의하면 합성동기신호로부터 수평동기신호의 타이밍을 추출할 수 있는 수평동기신호 분리회로가 제공된다. 상기 수평동기신호의 타이밍은 상기 합성동기신호가 휘도신호를 위한 AGC 신호를 함유한다 하더라도 동일한 방법으로 추출될 수 있다.

수평동기신호의 타이밍에서 본 발명의 수평동기신호 분리회로에 의해 합성동기신호로부터 분리된 수평동기신호는 PLL 회로의 입력으로 사용될 수 있다. 따라서 샘플링클럭신호는 변화되지 않은 합성동기신호가 상기 PLL 회로의 입력으로서 사용되는 경우보다도 더욱 안정하게 얻어질 수 있고, 이로써 안정한 디스플레이가 액정표시장치와 같은 매트릭스형 디스플레이 장치에서 구현될 수 있다.

특히 바람직한 효과는 복제방지공정에 필요로 하는 비데오테이프의 빨리보내기와 재생시에서와 마찬가지로 비데오테이프의 특수효과재생에 적용될 수 있다.

게다가 수평동기신호 분리회로의 출력은 매트릭스형 디스플레이 장치에서 샘플링클럭을 발생하기 위한 PLL 회로의 입력으로 사용될 수 있어, 이러한 PLL 회로의 설계가 종래기술보다도 더욱 용이할 수 있다.

본 발명의 범위와 정신에 위배되지 않는한 당기술분야에 속하는 당업자에 의해 여러 변형은 자명할 뿐만 아니라 용이하게 고안해낼 수 있다.

따라서 첨부된 청구범위는 앞서 설명된 것에 한정하지 않고 이 발명에 내재되어 있는 모든 특허성을 포함하는 것으로 될뿐만 아니라 이 발명이 속하는 기술분야에 있는 당업자에 의하여 동등하게 처리될 수 있는 모든 특징을 포함한다.

Claims (5)

1. 수평동기신호와 수직동기신호를 포함하는 합성동기신호를 제공받아서 상기 합성동기신호의 상승엣지를 감지한 감지신호를 출력단을 통하여 출력하는 감지수단과, 상기 감지수단의 상기 출력단에 접속되고 제어신호를 제공받아서 이 제어신호에 따라 상기 감지신호를 통과하기 위한 게이트수단과, 상기 게이트수단의 출력단에 접속되고, 상기 게이트수단의 출력에 따라 펄스신호를 발생하되, 이 펄스신호가 소정의 펄스폭을 갖고 그리고 상기 제어신호와 같이 상기 게이트수단으로 공급되는 제어신호 발생수단 및 상기 게이트수단의 출력단에 접속되고, 상기 감지신호가 상기 게이트수단을 통과할때 실제적으로 상승하는 후속의 펄스신호를 발생하되, 이 후속의 펄스신호가 분리된 수평동기신호로서 출력되는 펄스신호 발생수단을 포함하는 것을 특징으로 하는 수평동기신호 분리회로.
2. 제1항에 있어서 상기 소정의 펄스폭은 하나의 수평스캐닝주기의 1/2보다 길고 아울러 하나의 수평스캐닝주기보다 짧은 것을 특징으로 하는 수평동기신호 분리회로.
3. 제1항에 있어서 상기 제어신호 발생수단은 단안정 멀티바이브레이터를 포함하는 것을 특징으로 하는 수평동기신호 분리회로.
4. 제3항에 있어서 상기 제어신호 발생수단은 상기 멀티바이브레이터의 일출력단에 접속된 제어신호로서 인버터를 부가하여서, 이 인버터의 출력이 상기 제어신호로서 출력되는 것을 특징으로 하는 수평동기신호 분리회로.
5. 제1항에 있어서 상기 펄스신호 발생수단은 단안정 멀티바이브레이터를 포함하는 것을 특징으로 하는 수평동기신호 분리회로.