KR940011026B1 - Automatic gain control - Google Patents
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Abstract
Description
제 1 도는 종래의 자동 이득 제어회로도.1 is a conventional automatic gain control circuit diagram.
제 2a 도 및 제 2b 도는 본 발명을 설명하기 위한 파형도.2A and 2B are waveform diagrams for explaining the present invention.
제 3 도는 본 발명에 따른 자동 이득 제어회로도.3 is an automatic gain control circuit diagram according to the present invention.
제 4 도는 제 3 도의 일부분의 동작 파형도.4 is an operational waveform diagram of a portion of FIG.
본 발명은 자동 이득 제어회로(Automatic Gain control)에 관한 것으로, 특히 디지탈-아나로그 변환회로를 이용하여 아나로그 신호의 이득을 자동적으로 제어하는 자동 이득 제어회로에 관한 것이다.The present invention relates to an automatic gain control circuit, and more particularly, to an automatic gain control circuit that automatically controls the gain of an analog signal using a digital-analog conversion circuit.
자동 이득 제어라 함은 증폭기의 출력이 거의 일정하도록 상기 증폭기의 이득을 자동적으로 제어하는 것을 말하며, 이와 같은 자동 이득 제어회로는 아나로그 신호를 처리하는 모든 회로에서 사용되고 있다. 특히 아나로그 신호를 디지탈 처리하는 시스템, 예를들면 팩시밀리와 같이 아나로그 영상 신호를 디지탈 변환하여 처리하는 영상신호 처리 시스템에서는 입력되는 아나로그의 신호레벨에 따라 디지탈의 값이 달라지기 때문에 아나로그 신호의 이득을 정확하게 조절할 필요가 있게 된다. 즉, 팩시밀리와 같이 원고의 화상을 독취하여 디지탈 처리하는 시스템은 원고화상의 명암이 동일하더라도 원고의 화상을 독취하는 이미지 센서의 특성에 따라 아나로그의 레벨이 달라지게 된다.Automatic gain control refers to automatically controlling the gain of the amplifier such that the output of the amplifier is almost constant. Such automatic gain control circuits are used in all circuits for processing analog signals. In particular, in a system for digitally processing an analog signal, for example, a video signal processing system for digitally converting an analog video signal such as a facsimile, the analog signal is changed depending on the signal level of the input analog signal. It is necessary to adjust the gain of. That is, in a system for reading and processing an image of an original, such as a facsimile, the level of analog varies depending on the characteristics of the image sensor that reads the image of the original even if the contrast of the original image is the same.
따라서 아나로그의 신호를 디지탈 처리하는 시스템에서는 아나로그 신호의 이득을 정확히 조절할 필요가 있게 된다.Therefore, it is necessary to accurately adjust the gain of the analog signal in a system for digitally processing the analog signal.
제 1 도는 종래의 자동 이득 조절회로도로서, 아나로그 신호를 입력저항(14)을 통해 입력하여 미리 설정된 증폭정수의 증폭도로 증폭하여 출력하는 이득 조절 증폭기(16)와, 상기 아나로그 신호(AIN)의 최대치를 검출하여 상기 증폭기(14)의 증폭 이득정수를 조절하는 최대치 검출기(12)와, 최대의 디지탈 값을 설정하기 위한 상한 기준전압(VT: Top voltage reference)과 최소의 디지탈 값을 설정하기 위한 하한 기준전압(VB: Bottom voltage reference)이 설정되어 있으며, 상기 증폭기(16)로부터 출력되는 아나로그 신호를 디지탈 변환 출력하는 아나로그-디지탈 변환기(Analog-to-Digital Converter)(20)와, 상기 증폭기(16)의 입력단자와 출력단자 사이에 접속되어 있으며, 상기 최대치 검출기(12)의 출력에 따라 가변되는 가변저항(Programmable Register)(18)로 구성되어 있다.1 is a conventional automatic gain control circuit diagram, which includes a gain control amplifier 16 for inputting an analog signal through an input resistor 14 to amplify and output the amplification factor with a predetermined amplification constant, and the analog signal AIN. A maximum detector 12 for adjusting the amplification gain constant of the amplifier 14 by detecting a maximum value of the maximum value, a maximum voltage reference (V T ) and a minimum digital value for setting a maximum digital value. A lower voltage reference (V B ) is set, and an analog-to-digital converter 20 for digitally converting an analog signal output from the amplifier 16 is provided. And a variable resistor (18) connected between the input terminal and the output terminal of the amplifier (16) and variable according to the output of the maximum detector (12).
제 2a 도 및 제 2b 도는 제 1 도로 입력되는 아나로그 영상신호의 파형도로서, 도면중 22는 입력영상신호의 레벨이면, VB, VT는 ADC(20)의 아나로그 입력신호의 디지탈 변환 범위를 설정하는 상, 하한 기준레벨이다.2A and 2B are waveform diagrams of an analog video signal inputted to a first road, where 22 is a level of an input video signal, and V B and V T are digital conversions of the analog input signal of the ADC 20. Upper and lower reference levels for setting the range.
이때 상기 제 2a 도는 입력영상신호(22)가 백(White)VT의 레벨(3.5V)을 기준으로 1.5V레벨까지 스윙하는 상태를 도시한 예이며, 상기 제 2b 도는 입력영상신호(22)가 백(White)의 레벨VT(3.5V)을 기준으로 2.0V레벨까지 스윙하는 상태를 도시한 예시도이다.At this time, a showing a state in which the first 2a turns the input video signal (22) to swing relative to the level (3.5V) of the bag (White) V T level to 1.5V for example, wherein the input video signal 2b turns 22 the bag is an example showing a state in which the swing to a level V T (3.5V) relative to the level of 2.0V (White).
그리고, 제 2a, 2b 도에서 VDAK는 입력영상신호의 명암의 레벨을 나타내는 것이며, 이는 영상신호의 레벨이 낮을수록 흑(Black)레벨에 가까워짐을 의미한다.In FIG. 2A and FIG. 2B, V DAK indicates a level of contrast of the input video signal, which means that the lower the level of the video signal, the closer to the black level.
지금 제 1 도의 아나로그 신호 입력단자(AIN)로 영상신호 예를들면, CT-CCD(Contact type Charge Coupled Device)로부터 출력되는 영상신호 혹은 명암의 레벨만을 가지는 영상신호가 입력되면, 이는 최대치 검출기(12)로 입력됨과 동시에 저항(14)을 통해 증폭기(16)에 입력된다.Now, when the image signal, for example, the image signal output from the CT-CCD (Contact type Charge Coupled Device) or only the image signal having a level of contrast is input to the analog signal input terminal AIN of FIG. 12 is input to the amplifier 16 through the resistor 14 at the same time.
상기의 영상신호를 입력한 증폭기(16)는 입력저항(14)과 궤환저항인 가변저항(18)의 증폭정수의 값으로 조정 증폭하여 이를 ADC(20)로 출력한다. 이때 상기 증폭기(14)의 증폭이득은 두개의 저항에 의한 정수로서 결정된다.The amplifier 16 inputting the video signal is amplified by the value of the amplification constant of the input resistor 14 and the variable resistor 18 which is a feedback resistor, and outputs the amplified constant to the ADC 20. The amplification gain of the amplifier 14 is then determined as an integer by two resistors.
한편, 상기 최대치 검출기(12)는 입력영상신호의 최대치(여기서는 절대값으로서의 최대치로서 실질적으로 최소값을 의미함)을 검출하여 그 최대치의 값을 상기 가변저항(18)의 가변 제어신호로 입력시킨다.On the other hand, the maximum detector 12 detects the maximum value of the input video signal (here, the maximum value as an absolute value, which means substantially the minimum value) and inputs the value of the maximum value as a variable control signal of the variable resistor 18.
예컨대, 입력영상신호(22)가 제 2a 도에 도시된 영상신호의 레벨보다 커 1.0볼트의 최대값을 가지어 상기 최대치 검출기(12)에서 검출되어진 최대값이 크면 상기 가변저항(18)의 저항값은 작아지며, 상기와 같이 가변저항(18)이 작아지면 상기 증폭기(14)의 증폭 이득은 작아진다. 이와 반대로 입력되는 영상신호(22)가 제 2b 도와 같이 2.0볼트의 최대값을 가지어 최대치 검출기(12)에서 검출되어진 최대값이 작으면 상기 가변저항(18)의 저항값은 커지며, 상기와 같이 가변저항(18)의 값이 커지면 상기 증폭기(14)의 증폭 이득은 크게 된다.For example, if the input image signal 22 has a maximum value of 1.0 volt greater than the level of the image signal shown in FIG. 2A and the maximum value detected by the maximum detector 12 is large, the resistance of the variable resistor 18 is increased. The value decreases, and as the variable resistor 18 decreases as described above, the amplification gain of the amplifier 14 decreases. On the contrary, if the input image signal 22 has the maximum value of 2.0 volts as shown in the 2b diagram and the maximum value detected by the maximum detector 12 is small, the resistance value of the variable resistor 18 becomes large. As the value of the variable resistor 18 increases, the amplification gain of the amplifier 14 becomes large.
즉, 제 2b 도에 도시된 ΔD만큼 입력신호의 레벨이 증폭되어 제 2a 도와 같이 1.5볼트의 최대값으로 이득이 자동적으로 조절 출력된다.That is, the level of the input signal is amplified by ΔD shown in FIG. 2b, and the gain is automatically adjusted and output to a maximum value of 1.5 volts as shown in FIG. 2a.
따라서 입력영상신호의 레벨의 최대치에 따라 상기 증폭기(14)의 증폭이득이 자동 조절되어 상기 ADC(20)로 입력되는 영상신호의 레벨은 거의 동일한 크기의 신호로서 입력된다.Therefore, the amplification gain of the amplifier 14 is automatically adjusted according to the maximum value of the level of the input video signal so that the level of the video signal input to the ADC 20 is input as a signal of substantially the same magnitude.
이때 상한 기준전압(VTOP)와 하한 기준전압(VBOTTOM)이 3.5볼트와 1.5볼트로 고정되어 설정된 ADC(22)는 상기 두 기준전압의 범위내에 입력되는 아나로그의 영상신호를 디지탈 변환하여 출력한다. 상기에서 상한 기준전압(VTOP)은 디지탈 변환될 아나로그 신호의 최대 입력 레벨로서 3.5볼트의 영상신호가 입력되면, 디지탈의 최대값을 출력한다. 예로서 상기 ADC(22)가 6비트인 경우 3FH이다. 그리고, 하한 기준전압(VBOOTOM)은 디지탈 변환될 아나로그 신호의 최소 레벨로서 1.5볼트 레벨의 영상신호가 입력되면, 디지탈의 최소값을 출력한다. 예로서 상기 ADC(22)가 6비트인 경우 00H이다.At this time, the upper limit reference voltage (V TOP ) and the lower limit reference voltage (V BOTTOM ) are fixed at 3.5 volts and 1.5 volts, and the ADC 22 sets and outputs the analog video signals inputted within the range of the two reference voltages. do. The upper limit reference voltage V TOP is the maximum input level of the analog signal to be digitally converted, and when the 3.5 volt image signal is input, the maximum value of the digital is output. For example, 3FH when the ADC 22 is 6 bits. The lower limit reference voltage V BOOTOM is a minimum level of the analog signal to be digitally converted, and when a video signal having a 1.5 volt level is input, the minimum value of digital is output. For example, 00H when the ADC 22 is 6 bits.
따라서 상기 제 1 도와 같은 회로는 아나로그 영상신호의 입력이 작은 경우 증폭기(16)의 증폭이득을 크게 조절하고, 상기의 아나로그 영상신호의 입력이 큰 경우 상기 증폭기(16)의 증폭이득을 작게 조절하여 입력영상신호의 레벨을 상기 ADC(20)의 상ㆍ하한 기준전압(VT)(Vbottom)으로 한다.Therefore, the circuit like the first diagram adjusts the amplification gain of the amplifier 16 when the input of the analog image signal is small, and decreases the amplification gain of the amplifier 16 when the input of the analog image signal is large. The level of the input video signal is adjusted to be the upper and lower reference voltage V T (Vbottom) of the ADC 20.
상기와 같은 종래 AGC회로는 아나로그 형태로 입력되는 영상신호의 게인을 자동조절하는 증폭기(16)의 동작이 정밀하여야 한다. 즉 이득을 신호의 입력에 적응하여 조절하는 증폭기(16)의 동작이 가장 중요하다. 상기와 같은 제 1 도 회로를 칩내에 집적화(Integration)할 경우, 즉 ASIC화 할 경우 가변저항 등의 값을 입력신호에 의해 변경 가능한 저항 어레이로 구성하여야 하나 이러한 정밀 저항 어레이의 개발이 어려워 원칩내에 집적화 할 수가 없었다.In the conventional AGC circuit as described above, the operation of the amplifier 16 for automatically adjusting the gain of the video signal input in the analog form should be precise. That is, the operation of the amplifier 16 that adjusts the gain to the input of the signal is most important. When the above-described FIG. 1 circuit is integrated in a chip, that is, ASIC, a variable array such as a variable resistor can be changed by an input signal, but such a precision resistor array is difficult to develop in one chip. It could not be integrated.
또한 제 1 도와 같은 회로는 입력신호의 이득을 제어하는 증폭기(16)의 특성에 따라 입력신호에 실린 잡음(Noise)의 증폭 및 원신호를 크게 증폭시 왜곡이 생기는 원인이 되기도 하며, 이 결과에 의해 디지탈로 변환된 값의 정밀도가 떨어지는 문제을 초래한다.In addition, circuits such as the first diagram may cause distortion of amplification of noise carried in the input signal and amplification of the original signal greatly according to the characteristics of the amplifier 16 controlling the gain of the input signal. This causes a problem that the precision of the value converted into digital is inferior.
따라서 본 발명의 목적은 아나로그 입력 신호의 진폭에 적응하여 ADC의 아나로그 신호의 허용범위를 결정하는 기준전압을 자동조절하여 디지탈 변환값을 조절하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for adjusting a digital conversion value by automatically adjusting a reference voltage which determines an allowable range of an analog signal of an ADC by adapting to an amplitude of an analog input signal.
본 발명의 다른 목적은 아나로그 신호를 디지탈 변환하는 회로에 있어서 아나로그 신호의 크기에 적응하여 디지탈 값이 동일하도록 자동 제어하는 디지탈 AGC를 제공함에 있다.Another object of the present invention is to provide a digital AGC in a circuit for digitally converting an analog signal to automatically control the digital value to be the same by adapting to the magnitude of the analog signal.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 3 도는 본 발명에 따른 디지탈 AGC회로도로서, 입력되는 아나로그 영상신호(AIN)를 모니터(도시하지 않음)로 버퍼링 하는 버퍼(32)와, 소정 레벨의 제 1 기준전압(VT)를 발생하고, 상기 아나로그 영상신호(AIN)의 입력주지가 동일하게 입력되는 게이팅 펄스(Gating pulse)에 응답하여 상기 아나로그 영상신호(AIN)의 레벨을 상기 발생된 제 1 기준전압(VT)의 레벨로 클램프(clamp)하는 레벨 클램프(44)와, 상기 제 1 기준전압(VT)과 상기 클램프된 영상신호(AIN)의 최대 신호에 적응적으로 가변되는 가변전압을 각각 상하한 기준전압(VTOP)(VBOTTOM)으로 입력하고 있으며, 상기 클램프된 영상신호(AIN)를 상기 두 기준전압 범위내의 디지탈 값으로 변환하는 ADC(54)와, 상기 ADC(54)로부터 출력되는 하나의 화소에 대한 디지탈 영상신호의 최대값을 검출하여 출력하는 최대값 검출기(56)와, 상기 제 1 기준전압(VT)과 소정 레벨의 제 2 기준전압(Vref)을 출력전압의 상, 하 기준 호로 입력하며, 입력되는 기준 데이터를 상기 두 기준전압 범위내의 아나로그 신호로 변환하여 상기 ADC(54)의 하한 기준전압(VBOTTOM)으로 출력하는 DAC(52)와, 초기 미리 설정된 디지탈의 초기값을 상기 DAC(52)의 입력으로 출력하고, 상기 최대값 검출기(56)으로부터 출력되는 최대값을 상기 DAC(52)로 출력하는 영상신호에 대한 적응데이터 출력부(66)로 구성되어 있다.3 is a digital AGC circuit diagram according to the present invention, which generates a buffer 32 for buffering an input analog video signal AIN with a monitor (not shown), and generates a first reference voltage V T of a predetermined level. The level of the analog image signal AIN is set to the level of the generated first reference voltage V T in response to a gating pulse in which the input address of the analog image signal AIN is equally input. The reference voltage (C) of which a level clamp 44 clamps to a level and a variable voltage adaptively variable to a maximum signal of the first reference voltage V T and the clamped image signal AIN, respectively. Input to V TOP ) (V BOTTOM ), and converts the clamped image signal AIN into digital values within the two reference voltage ranges, and one pixel output from the ADC 54. The maximum value of detecting and outputting the maximum value of the digital video signal Chulgi 56 and, know in the first reference voltage (V T) and a second reference voltage (Vref), the phase of the output voltage, and the reference and input arcs, said two reference voltage range of the reference data to be input at a predetermined level The DAC 52 converts a log signal into a lower limit reference voltage V BOTTOM of the ADC 54 and outputs an initial value of an initial preset digital value to an input of the DAC 52. The maximum value detector And an adaptation data output section 66 for the video signal outputting the maximum value output from the 56 to the DAC 52.
상기 제 3 도의 구성중 레벨 클램프회로(44)는 전원전압(Vcc)과 접지 사이에 두개의 저항(34)(36)이 직렬 접속되어 제 1 기준전압(VT)을 발생하는 기준전압 발생회로와, 상기 발생된 제 1 기준전압(VT)을 버퍼링하는 전압버퍼(40)와, 상기 전압버퍼(40)의 출력단자의 상기 아나로그 영상신호(AIN) 입력단자 사이에 접속되어 있으며, 상기 아나로그 영상신호(AIN)의 입력주기와 동일하게 입력되는 게이팅 펄스에 응답 스위칭하여 상기 영상신호(AIN)의 레벨을 상기 제 1 기준전압(VT)로 클램프 하는 게이트(42)로 구성된다.A reference voltage generator for level clamp circuit 44 of the first configuration 3 degrees is two resistors 34, 36 between the power supply voltage (Vcc) and ground is the series connection generate a first reference voltage (V T) circuit And a voltage buffer 40 buffering the generated first reference voltage V T , and an analog image signal AIN input terminal of an output terminal of the voltage buffer 40. The gate 42 is configured to switch in response to a gating pulse input in the same manner as the input period of the analog image signal AIN to clamp the level of the image signal AIN to the first reference voltage V T.
그리고 적응 기준 데이터 출력부(66)는 소정 베벨에 대응하는 디지탈 데이터를 초기 개시신호인 리세트 신호의 입력에 응답하여 상기 DAC(52)로 출력하는 초기값 출력부(58)와, 상기 최대값 검출기(56)로부터 출력되는 하나의 화소에 대한 최대값을 출력하는 최대값 로드부(62) 및 상기 최대값 로드부(62)의 출력을 상기 DAC(52)로 로드하는 버퍼(64)로 구성된다.The adaptation reference data output unit 66 further includes an initial value output unit 58 for outputting digital data corresponding to a predetermined bevel to the DAC 52 in response to input of a reset signal as an initial start signal, and the maximum value. A maximum value load section 62 for outputting a maximum value for one pixel output from the detector 56 and a buffer 64 for loading the output of the maximum value load section 62 to the DAC 52. do.
그리고 제 3 도에서 미설명부호 30은 교류결합용 캐패시터, 38은 노이즈 제거용 캐패시터, 46, 48은 제 1 기준전압(VT)를 상기 ADC(54)와 DAC(52)의 상한 기준전압(VTOP)로 출력하는 전압버퍼들이다. 50은 DAC(52)의 하한 기준전압(Vref)의 전압을 버퍼링하는 버퍼이며, 상기 버퍼(50)의 입력 기준전압(Vref)은 그라운드 레벨(OV)보다는 크고, 상기 제 1 기준전압(VT)(3.5V)보다는 낮게 설정되어 있다.In FIG. 3, reference numeral 30 denotes an AC coupling capacitor, 38 a noise removing capacitor, 46 and 48 denote a first reference voltage V T , and an upper limit reference voltage of the ADC 54 and the DAC 52. V TOP ) to output voltage buffers. 50 is a buffer for buffering the voltage of the lower limit reference voltage Vref of the DAC 52, and the input reference voltage Vref of the buffer 50 is greater than the ground level OV and the first reference voltage V T. It is set lower than (3.5V).
제 4 도는 제 3 도의 동작을 설명하기 위한 파형도로서, (A)는 아나로그 영상신호(AIN)이며, (B)는 미리 설정된 제 1 기준전압, (C)는 게이팅 펄스의 파형도, (D)는 상기 게이팅 펄스에 의해 레벨 클램프 된 아나로그 신호의 파형도이다.4 is a waveform diagram for explaining the operation of FIG. 3, (A) is an analog image signal (AIN), (B) is a predetermined first reference voltage, (C) is a waveform diagram of a gating pulse, ( D) is a waveform diagram of an analog signal level clamped by the gating pulse.
이하 본 발명에 따른 제 3 도의 동작예를 제 4 도의 동작 파형도를 참조하여 상세히 설명한다.An operation example of FIG. 3 according to the present invention will now be described in detail with reference to the operation waveform diagram of FIG. 4.
지금 제 3 도와 같은 회로에 전원전압(Vcc)이 입력되면 저항(34)(36)의 접속 노드로부터는 소정 레벨의 기준전압, 즉 제 1 기준전압(VT)이 분압출력되며, 상기 두 저항(34)(36)이 각각 200Ω,400Ω이라면 상기 제 1 기준전압(VT)는 하기 식(1)에 의해 제 4b 도와 같은 3.5V가 된다.When the power supply voltage Vcc is input to the same circuit as the third diagram, the reference voltage of a predetermined level, that is, the first reference voltage V T , is divided by the connection node of the resistors 34 and 36. If (34) and (36) are 200 Ω and 400 Ω, respectively, the first reference voltage V T becomes 3.5V as shown in FIG. 4B by Equation (1).
단 R34는 저항(34), R36은 저항(36)이다.R34 is a resistor 34 and R36 is a resistor 36.
상기 식(1)과 같은 분압된 제 1 기준전압(VT) 캐패시터(38)에 의해 노이즈가 제거된 후 게이트(42)로 입력됨과 동시에 버퍼(46)과 (48)를 통해 ADC(54)와 DAC(52)의 상한 기준전압(VTOP)으로 각각 입력된다.After the noise is removed by the divided first reference voltage V T capacitor 38 as shown in Equation (1), it is input to the gate 42 and at the same time, the ADC 54 through the buffers 46 and 48. And the upper limit reference voltage V TOP of the DAC 52.
이때 상기 DAC(52)의 하한 기준전압(Vref) 단자로는 전술한 바와 같이 설정되는 기준전압(Vref)(OV〈Vref〈VT)이 버퍼(50)을 통해 입력된다.At this time, as the lower limit reference voltage (Vref) terminal of the DAC (52) includes a reference voltage (Vref) is set as described above (OV <Vref <V T) is input via the buffer 50.
상기와 같은 상태에서 리세트신호(Reset)가 초기값 출력부(58)에 공급되면, 상기 초기값 출력부(58)은 대약 1.5VDC레벨의 값으로 미리 설정된 초기 데이터를 버퍼(72)를 통해 DAC(52)의 디지탈 입력단자로 입력시킨다.When the reset signal Reset is supplied to the initial value output unit 58 in the above state, the initial value output unit 58 stores the initial data preset to a value of approximately 1.5 V DC level. Through the digital input terminal of the DAC (52).
상기 초기 데이터를 입력한 DAC(52)는 입력되는 디지탈 데이터를 입력클럭(DCLK)에 의해 아나로그 신호로 변환하여 ADC(54)의 하한 기준전압(VBOTTOM)으로 공급한다. 이때 상기 DAC(52)로부터 출력되는 아나로그 신호의 전압은 약 1.5V 정도이다.The DAC 52 inputting the initial data converts the input digital data into an analog signal by the input clock DCLK and supplies it to the lower reference voltage V BOTTOM of the ADC 54. At this time, the voltage of the analog signal output from the DAC 52 is about 1.5V.
상기와 같은 상태에서 제 4a 도와 같은 아나로그의 영상신호(AIN)와 상기 영상신호(AIN)의 페디스탈 레벨(pedestal level)에 동기되어진 제 4c 도의 게이팅 펄스(CLK)가 입력되면, 상기 아나로그 영상신호(AIN)의 직류 성준은 결합 캐패새터(30)에 의해 제거된 후 라인(74)으로 출력된다. 이때 트라이 스테이트 스위치인 게이트(42)가 입력 게이팅 펄스(CLK)의 라이징에지에서 트리거되어 "하이" 듀레이션 동안 "온" 스위칭 됨으로서 전압버퍼(40)로부터 출력되는 제 1 기준전압(VT)이 라인(74)으로 드라이브된다.In the above state, when the gating pulse CLK of FIG. 4c synchronized with the video signal AIN of analogue 4a and the pedestal level of the video signal AIN is inputted, the analog The direct current staging of the video signal AIN is removed by the coupling capacitor 30 and then output to the line 74. At this time, the gate 42, which is a tri-state switch, is triggered at the rising edge of the input gating pulse CLK, and is “on” switched during the “high” duration so that the first reference voltage V T output from the voltage buffer 40 is lined. It is driven by 74.
따라서, 상기 캐패시터(30)를 통해 라인(74)으로 실리는 영상신호(AIN)의 레벨은 제 4d 도와 같이 제 1 기준전압(VT)의 레벨로 클램프 되어 ADC(54)로 입력된다.Accordingly, the level of the image signal AIN carried on the line 74 through the capacitor 30 is clamped to the level of the first reference voltage V T as in the 4d diagram and input to the ADC 54.
상기 제 4d 도와 같이 직류 전압 레벨이 제 1 기준전압(VT)의 레벨로 클램프 되어진 아나로그 영상신호(AIN)를 입력하는 ADC(54)는 상기 버퍼(46)로부터 출력되는 상한 기준전압(VTOP)과 DAC(52)로부터 출력되는 하한 기준전압(VBOTTOM)의 설정범위내의 상기 영상신호(AIN)를 디지탈 변환하여 라인(68)으로 출력한다. 여기서 상기 상한 기준전압(VTOP)과 하한 기준전압(VBOTTOM)은 전술한 바와 같이 디지탈 변환값이 기준이다.As illustrated in FIG. 4D, the ADC 54 inputting the analog image signal AIN whose DC voltage level is clamped to the level of the first reference voltage VT is an upper limit reference voltage V TOP output from the buffer 46. ) And the video signal AIN within the setting range of the lower limit reference voltage V BOTTOM output from the DAC 52 are digitally converted and output to the line 68. The upper limit reference voltage (V TOP ) and the lower limit reference voltage (V BOTTOM ) are based on digital conversion values as described above.
한편 상기 라인(68)에 입력이 접속된 최대값 검출기(56)는 상기 ADC(54)로부터 출력되는 하나의 화소의 디지탈 값중 최대값(실질적으로는 최소값)을 검출하여 최대값 로드부(62)에 입력시킨다.On the other hand, the maximum value detector 56 having an input connected to the line 68 detects the maximum value (substantially the minimum value) among the digital values of one pixel output from the ADC 54 and the maximum value load part 62. To enter.
예컨대 제 4d 도의 (a)와 같은 하나의 하소(pixel)에 대한 디지탈 변환값중 최대값(11H)에 가장 근접하는 값으로 실질적으로 최소값)을 검출하여 최대값 로드부(62)에 입력시킨다.For example, the value closest to the maximum value 11H among the digital conversion values for one pixel as shown in (a) of FIG. 4D is detected and input to the maximum value load section 62.
상기 최대값 로드부(62)는 입력되는 최대값을 버퍼(64)를 통해 DAC(52)의 디지탈 입력단자(DIN)로 로드(Load ; up-date)한다.The maximum value load unit 62 loads the maximum value input to the digital input terminal DIN of the DAC 52 through the buffer 64.
이때 상기 DAC(52)는 상기 버퍼(64)를 통해 상기 최대값 로드부(62)로부터 출력되어진 현재 디지탈 변환된 하나의 화소에 대한 최대값을 아나로그 신호로 변환하여 ADC(54)의 하한 기준전압(VBOTTOM)으로 출력한다. 즉 상기 ADC(54)의 출력을 DAC(52)의 출력으로 상기 하한 기준전압(VBOTTOM)을 제어하여 입력되는 아나로그 영상신호(AIN) 진폭이 변화하더라도 출력되는 디지탈 값이 동일하도록 한다.At this time, the DAC 52 converts the maximum value of the current digitally converted pixel output from the maximum value load unit 62 through the buffer 64 into an analog signal and then references the lower limit of the ADC 54. Output as voltage (V BOTTOM ). That is, the output of the ADC 54 is controlled by the output of the DAC 52 to control the lower reference voltage V BOTTOM so that the output digital value is the same even when the amplitude of the input analog image signal AIN changes.
예를들면, 제 4d 도의 (a)와 같은 화소의 영상신호의 최대값의 디지탈 값과 제 4D 도의 (b)와 같은 화소의 영상신호의 최대값의 디지탈 값이 동일하도록 하는 것이다.For example, the digital value of the maximum value of the video signal of the pixel as shown in FIG. 4D (a) and the digital value of the maximum value of the video signal of the pixel as shown in FIG. 4D are made equal.
즉, 제 4d 도의 (a) 혹은 (D)의 (b)와 같은 신호가 ADC(54)에서 디지탈로 변환되어 출력시 상기 변환된 디지탈 값중 최대값이 최대값 검출기(56)에 검출되어 최대값 로드부(62)와 버퍼(64)를 통해 DAC(52)로 입력되면, 상기 DAC(52)는 전술한 바와 같이 상기 검출된 최대값을 아나로그 신호로 변환하여 하한 기준전압(VBOTTOM)를 출력함으로써, 상기 ADC(54)의 하한 기준전압(VBOTTOM)은 입력영상신호(AIN)의 레벨이 적응적으로 가변된다.That is, a signal such as (a) or (b) of FIG. 4d is converted into digital by the ADC 54 and the maximum value of the converted digital value is detected by the maximum detector 56 at the time of output. When the DAC 52 is input to the DAC 52 through the load unit 62 and the buffer 64, the DAC 52 converts the detected maximum value into an analog signal as described above to convert the lower limit reference voltage V BOTTOM . By outputting, the lower limit reference voltage V BOTTOM of the ADC 54 is adaptively varied in the level of the input video signal AIN.
이때 상기 ADC(54)의 하한 기준전압(VBOTTOM)이 가변된다는 것은 입력되는 영상신호(AIN)의 최대 레벨이 변화되더라도 상기 영상신호(AIN)의 최대 레벨에 대한 디지탈 변환된 값은 동일하게 된다는 것을 의미한다.In this case, the lower reference voltage V BOTTOM of the ADC 54 is variable, even though the maximum level of the input image signal AIN is changed, the digitally converted value of the maximum level of the image signal AIN is the same. Means that.
따라서 CCD와 같은 소자로부터 출력되는 영상신호의 레벨이 특성 열화에 의해 변화하더라도 제 3 도와 같은 회로로서 동일한 결과의 데이타를 얻을 수 있다.Therefore, even if the level of the video signal output from the element such as the CCD changes due to the deterioration of characteristics, the same result data can be obtained with the same circuit as the third degree.
상술한 바와 같이 본 발명은 장기간 사용에 의한 흑백의 상태를 감지하여 출력하는 CCD의 출력이 변화하더라도 ADC의 하한 기준전압을 상기 CCD의 출력 아나로그 신호의 진폭 변화에 따라 변화시킴으로 동일한 결과를 항상 얻을 수 있고, 배경색이 어두울 때에는 선명한 화질을 얻을 수 있다.As described above, the present invention always obtains the same result by changing the lower limit reference voltage of the ADC according to the amplitude change of the output analog signal of the CCD even if the output of the CCD detecting and outputting the black and white state due to long-term use is changed. When the background color is dark, clear picture quality can be obtained.
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