KR940009585B1 - Control signal generating circuit of time-base error compensation apparatus - Google Patents

Abstract

The control signal generating circuit embodies a control signal, which is necessary for an analog-to-digital converter, a first-in-first-out memory, a digital-to-analog converter, circuits connected with a synchronizing signal, etc., with hardwares of a few number. The circuit is constructed of a write clock generator for supplying a sampling or one write clock necessary for the analog-to-digital converters and another write clock necessary for the first-in-first-out memory; and a read clock generator for generating the read clocks.

Description

시간축 오차 보정장치의 제어신호 발생회로Control signal generation circuit of time axis error compensator

제 1 도는 종래 시간축 오차 보정장치의 블럭도.1 is a block diagram of a conventional time axis error correction device.

제 2 도는 본 발명 시간축 오차 보정장치의 제어신호 발생회로의 블럭도.2 is a block diagram of a control signal generation circuit of the time-base error correction apparatus of the present invention.

제 3 도는 제 2 도에 따른 주파수 체배회로이 블럭도.3 is a block diagram of a frequency multiplier circuit according to FIG.

제 4 도는 제 2 도의 지연부(12), (18)와 스위치부(13), (19)의 실시예를 보인 회로도.4 is a circuit diagram showing an embodiment of the delay units 12, 18 and the switch units 13, 19 of FIG.

제 5 도는 제 2 도의 카운터부(14), (20)의 실시예를 보인 회로도.5 is a circuit diagram showing an embodiment of the counter parts 14 and 20 of FIG.

제 6a 도 내지 (e)도는 본 발명에 따른 각 제어신호의 타이밍도.6A to 6E are timing diagrams of respective control signals according to the present invention.

제 7 도는 본 발명에 따른 아날로그 스위치를 사용하여 동기신호를 삽입하는 개략도.7 is a schematic diagram of inserting a synchronization signal using an analog switch according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 쓰기클럭 발생부 11 : 동기신호 분리부10: write clock generator 11: synchronization signal separation unit

12, 18 : 지연부 13, 19 : 스위치부12, 18: delay unit 13, 19: switch unit

14, 20 : 카운터부 15 : 읽기클럭 발생부14, 20: counter 15: read clock generation unit

16 : 동기화부 17 : 동기신호 발생부16: synchronization unit 17: synchronization signal generator

21 : 위상/주파수 검출부 22 : 전화펌프부21: phase / frequency detection unit 22: telephone pump unit

23 : 저역필터부 24 : 전압제어 발진부23: low pass filter 24: voltage controlled oscillator

25 : N-분할 카운터부 26 : 멀티프렉서25 N-dividing counter section 26 Multiplexer

27, 28 : 카운터 D-F/F1-D-F/F3 : 디플립플롭27, 28: counter D-F / F1-D-F / F3: flip-flop

Ⅰ1-Ⅰ3 : 인버터Ⅰ1-Ⅰ3: Inverter

본 발명은 시간축 오차 보정장치[Time Base(Error) Corrector : TBC]에 관한 것으로, 특히 시간축 오차 보정장치를 구성하고 있는 아날로그/디지탈 변환기(Analog-to-Digital Converter), 선입선출(First-in-First-out) 메모리, 디지탈/아날로그 변환기(Digital-to-Analog), 동기신호 관련회로등에 필요한 제어신호를 적은 양의 하드웨어로 구현하는데 적당하도록 한 시간축 오차 보정장치의 제어신호 발생회로에 관한 것이다.The present invention relates to a time base error correction device [Time Base (Error) Corrector: TBC], in particular an analog-to-digital converter (First-in-First-Analog), which constitutes a time base error correction device First-out) The present invention relates to a control signal generating circuit of a time-base error compensating device suitable for implementing a control signal necessary for a memory, a digital-to-analog converter, a synchronization signal related circuit, and the like with a small amount of hardware.

일반적으로 시간축 오차 보정장치는 제 1 도에 도시한 바와같이 재생휘도신호(PBY) 및 재생색도신호(PBC)의 아날로그양을 디지탈 코드로 각각 변화시켜 주는 아날로그/디지탈 변환기(1), (7)와, 상기 아날로그/디자탈 변환기(1), (7)에서 변환되어 먼저 저장된 디지탈 신호를 먼저 회수하는 선입선출 메모리부(2), (8)와, 상기 선입선출 메모리부(2), (8)에서 출력된 디지탈 모드를 그에 대응하는 아날로그 양으로 변화해주는 디지탈/아날로그 변환기(3), (9)와, 재생휘도신호(PBY)로부터 수평동기신호(Horizontal Sync : H.S), 짝수/기수필드(Even/odd field :), 합성동기신호(Composite Sync), 수직동기신호(Vertical Sync)등의 신호를 분리해내는 동기신호 분리부(4)와, 상기 동기신호 분리부(4)에서 출력되는 신호에 따라 상기 아날로그/디지탈 변환기(1), (7)에는 쓰기클럭신호(Write Clock : WCLK)를 입력하고 상기 선입선출 메모리부(2), (8)에는 쓰기클럭신호, 쓰기 인에이블 신호(Write Enable : WE), 쓰기 리세트신호(Write Reset :), 읽기 리세트신호(Read Rest :, 읽기 인에이블 신호(Read Enable :, 읽기 클럭신호(Read Clock : RCLK)를 공통으로 입력하고, 디지탈/아날로그 변환기(3), (9)에는 읽기 클럭신호(RCLK)를 입력하는 재어신호 발생부(5)와, 상기 제어신호 발생부(5)에 의해 티브이나 모니터등에 신호를 표시하는 데 필요한 각종의 동기신호를 발생해내는 동기신호 발생부(6)와, 상기 디지탈/아날로그 변환기(3), (9)의 출력신호와 상기 동기신호 발생부(6)의 출력신호를 합성하여 그 합성신호를 티브이(10)에 출력하는 합성부(10)로 구성된다.In general, the time-base error correcting apparatus converts analog amounts of the reproduction luminance signal PBY and the reproduction color signal PBC into digital codes, respectively, as shown in FIG. First, first-in, first-out memory units (2) and (8) for first recovering the first stored digital signals converted by the analog-to-digital converters (1) and (7); Digital / analog converters (3) and (9) for changing the digital mode output from the digital signal to the corresponding analog amount, and the horizontal sync signal (Horizontal Sync (HS), even / odd field ( Even / odd field: ), A sync signal separator 4 for separating signals such as a composite sync signal, a vertical sync signal, and a vertical sync signal, and the analog / digital signal according to the signal output from the sync signal separator 4; A write clock signal (WCLK) is input to the digital converters (1) and (7), and a write clock signal is input to the first-in first-out memory units (2) and (8). , Write enable signal (Write Enable: WE), write reset signal (Write Reset: ), Read reset signal (Read Rest: , Read enable signal (Read Enable: And a control signal generator 5 for inputting a read clock signal RCLK in common, and inputting a read clock signal RCLK to the digital / analog converters 3 and 9, and generating the control signal. A synchronizing signal generator 6 for generating various synchronizing signals necessary for displaying signals on TVs or monitors by the unit 5, and output signals of the digital / analog converters 3 and 9, and And a synthesizing unit 10 for synthesizing the output signal of the synchronizing signal generating unit 6 and outputting the synthesized signal to the TV 10.

이와같이 구성된 회로는 주기가 변하는 재생 수평신호(H.S) 또는 컬러 버스트(Color burst)에 동기된 쓰기클럭(WCLK)으로써 아날로그/디지탈 변환기(1), (7)를 통해 변환되고, 이 변환된 디지탈신호는 선입선출메모리부(2), (8)에 저장한 후 제어신호 발생부(5)에 의한 일정 주파수의 읽기클럭(RCLK)으로 읽어내게 되는 것인데, 이때 상기 쓰기클럭(WCLK)은 피이드백 방식(예 : 위상동기루프) 또는 피이드 포워드(feed forward) 방식에 의해서 만들어진다.The circuit configured as described above is converted through the analog / digital converters (1) and (7) as a write clock (WCLK) synchronized to a reproducing horizontal signal (HS) or a color burst (cycle) whose period is variable, and the converted digital signal. Is stored in the first-in, first-out memory unit (2), (8) and then read by the control signal generator (5) of a predetermined frequency read clock (RCLK), wherein the write clock (WCLK) is a feedback method (E.g., phase-locked loop) or by feed forward.

그리고, 상기 선입선출 메모리부(2), (8)의 출력신호는 디지탈/아날로그 변환기(3), (9)를 각각 통하여 변환된 후 동기신호 발생부(6)에서 발생되는 동기신호와 함께 합성부(10)에서 티이브에 나타낸다.The output signals of the first-in, first-out memory units 2 and 8 are converted through the digital / analog converters 3 and 9, respectively, and then synthesized together with the synchronization signals generated by the synchronization signal generator 6. In part 10, it is shown in the Tive.

그러나, 이와같이 시간축 오차 보정장치에서 피이드백 방식은 저역 지터는 잘 추종하는 반면에 고역 지터에는 빨리 추종하지 못하는 단점이 있었다. 이런 문제점을 해결하는 방식이 피이드 포워드 방식이지만 서보기구계에서의 저 지터가 보상되어야 한다.However, in the time-base error correction device, the feedback method has a disadvantage that the low pass jitter is well followed while the high pass jitter is not quickly followed. The way to solve this problem is the feed forward method, but the jitter in the servo system must be compensated.

본 발명은 이와 같은 시간축 오차보정장치에 적용될 수 있는 자연소자와 데이타 셀렉터 스위치등을 이용하여 짝수(Even) 및 기수(Odd) 필드에서 재생동기신호간의 비대칭성(Asymmetry)를 제거하여 시간축 오차보정장치 제어신호 발생기를 짝수 및 기수 필드에서도 공유할 수 있도록 하여 하드웨어 간략하도록 한 시간축 오차 보정장치의 제어신호 발생회로를 창안한 것으로, 이를 첨부한 도면을 참조해 설명하면 다음과 같다.The present invention removes the asymmetry between the synchronous signal in the even and odd fields by using a natural element and a data selector switch that can be applied to the time-base error correction device. The control signal generator can be shared in even and odd fields so that the control signal generation circuit of the time axis error compensator can be simplified in hardware. This will be described with reference to the accompanying drawings.

제 2 도는 본 발명 시간축 오차 보정장치의 제어신호 발생회로의 블럭도로서, 이에 도시한 바와 같이 재생휘도신호(PBY) 및 재생칼라신호(PBC)의 각각에 대한 아날로그/디지탈 변환기(1), (7), 선입선출 메모리부(2), (8), 디지탈/아날로그 변환기(3),(9)와 이를 제어하기 위한 제어신호 발생부(5)로 구성된 시간축 오차보정장치에 있어서, 상기 제어신호 발생부(5)는 재생휘도신호(PBY)로부터 분리된 동기신호 분리부(4)로부터 아날로그/디지탈 변환부(1), (7)에 필요한 쓰기클럭 발생부(10)와, 상기 선입선출 메모리부(2), (8)에 필요한 쓰기클럭(WCLK)을 공급해주는 쓰기클럭 또는 샘플링 클럭(WCLK)과 선입선출 메모리부(2), (8)에 저장된 디지탈화된 데이타를 읽어내기 위한 읽기클럭(RCLK)과 이 데이타를 디지탈/아날로그 변환기(3), (9)로 변환해 주기 위한 읽기클럭(RCLK)를 발생해주는 읽기클럭 발생부(15)로 구성한다.2 is a block diagram of a control signal generation circuit of the time axis error correcting apparatus of the present invention, and as shown in FIG. 2, analog / digital converters 1 and (1) for the reproduced luminance signal PBY and the reproduced color signal PBC are shown in FIG. 7), the first-in first-out memory unit (2), (8), the digital / analog converter (3), (9) and a control signal generator (5) for controlling the time axis error correction device, the control signal The generation unit 5 includes a write clock generation unit 10 necessary for the analog / digital conversion units 1 and 7 from the synchronization signal separation unit 4 separated from the reproduction luminance signal PBY, and the first-in first-out memory. A read clock for supplying the write clock (WCLK) required for the sections (2) and (8), or a read clock for reading the digitized data stored in the first-in first-out memory units (2) and (8). RCLK) and a read clock (RCLK) to convert this data into a digital / analog converter (3) and (9). It consists of a read clock generation unit 15 that generates.

그리고, 상기 쓰기클럭 발생부(10)는 재생휘도신호(PBY)로부터 기수 및 짝수 필드와 수평동기신호(H.S)를 분리해내는 동기신호 분리부(11), 상기 동기신호 분리부(11)의 출력신호를 1H 내지 2H 지연시키는 지연부(12)와, 상기 지연부(12)의 출력을 동기신호 분리부(11)의 신호에 의해서 선택하는 스위치부(13)와, 상기 스위치부(12)의 선택신호를 카운트하여 쓰기 인에이블 신호, 쓰기 리세트신호(WRST), 쓰기 클럭신호(WCLK)로 출력시키는 카운터부(14)를 포함시켜 구성하고, 또한 상기 읽기클럭발생부(15)는 상기 카운터부(14)의 출력에 동기화시키는 동기화부(16)와, 상기 동기화부(16)로부터 필드판 별신호인 기수 및 짝수필드와 수평동기신호(H.S)를 발생시켜서 1H 내지 2H 지연하는 동기신호 발생부(17) 및 지연부(18)와, 상기 지연부(18)의 지연신호와 상기 동기신호 발생부(17)의 신호를 선택한 후 카운터하여 읽기 인에이블신호, 읽기 리세트신호, 읽기 클럭신호(RCLK)를 출력시키는 스위치부(19) 및 카운터부(20)로 구성한다.In addition, the write clock generation unit 10 receives odd and even fields from the reproduction luminance signal PBY. And a synchronization signal separation unit 11 for separating the horizontal synchronization signal HS, a delay unit 12 for delaying the output signal of the synchronization signal separation unit 11 by 1H to 2H, and the delay unit 12. A switch enable unit for selecting an output by a signal from the synchronization signal separation unit 11, and a write enable signal by counting a selection signal of the switch unit 12; And a counter unit 14 for outputting the write reset signal WRST and the write clock signal WCLK, and the read clock generation unit 15 synchronizes the output of the counter unit 14 to the output. Odd and even fields which are field discriminating signals from the synchronization unit 16 and the synchronization unit 16. And a synchronous signal generator 17 and a delay unit 18 for generating a horizontal synchronous signal HS and delaying 1H to 2H, a delay signal of the delay unit 18 and a signal of the synchronous signal generator 17. After selecting, counter to read enable signal Read reset signal And a switch unit 19 and a counter unit 20 for outputting the read clock signal RCLK.

그리고, 제 3 도는 수평동기(H.S)로부터 클럭을 만들기 위한 주파수 체배 회로도로서 재생 또는 기준수평동기신호(PB 또는 REF H.S)의 상대적인 위상 및 주파수를 검출하는 위상/주파수 검출부(21)의 출력펄스의 가간 또는 폭(duration)에 비례하는전압으로 변환시키는 전하 펌프부(22)와, 상기 전하 펌프부(22)의 출력을 저역필터링하는 저역필터부(23)와, 상기 저역필터부(23)로부터 필터링된 신호에 의해 전압제어되어 쓰기클럭신호(WCLK) 또는 읽기클럭신호(RCLK)를 출력하는 전압제어 발진기(24)와, 상기 전압제어 발진기(24)의 출력을 수평동기신호 주파수의 N배로 카운트하여 상기 위상/주파수 검출부(21)에 피이드백시키는 위상/주파수 검출부(21)로 구성한다.3 is a frequency multiplier circuit diagram for generating a clock from the horizontal synchronization HS. The output pulse of the phase / frequency detection unit 21 for detecting the relative phase and frequency of the reproduction or reference horizontal synchronization signal PB or REF HS is shown in FIG. From the charge pump unit 22 for converting the voltage to a voltage proportional to the interval or duration, the low pass filter unit 23 for low-pass filtering the output of the charge pump unit 22, and the low pass filter unit 23 The voltage controlled oscillator 24 is voltage controlled by the filtered signal and outputs the write clock signal WCLK or the read clock signal RCLK, and the output of the voltage controlled oscillator 24 is counted N times the horizontal synchronization signal frequency. And the phase / frequency detector 21 to feed back to the phase / frequency detector 21.

또한, 제 4 도는 지연부(12), (16)와 스위치부(12), (19)의 구체적인 한 실시예로서 이에 도시한 바와같이 기수 및 짝수필드를 데이타 입력단자(D1)에 입력하고 수평동기신호(H.S)를 인버터(Ⅰ1)를 통해 클럭단자(CLK1)에 입력시켜 지연출력(Q1),하는 디-플립플롭(D-F/F1)고, 그 플립플롭(D-F/F1)의 출력(Q1)을 데이타 입력단자(D2)에 입력받고 인버터(Ⅰ1)를 통한 수평동기신호(H.S)를 클럭단자(CLK2)에 입력시켜 지연출력(Q2),하는 디-플립플롭(D-F/F2)과, 상기 디-플립플롭(D-F/F2)과, 상기 디-플립플롭(D-F/F1), (D-F/F2)의 출력(Q1),을 단자 (A), (B)에 각기 입력시켜 선택단자(S)의 기수 및 짝수필드에 의해 선택된 신호가 카운터부(14)에 입력되게 하는 멀티플렉서(26)로 구성하고, 제 5 도는 카운터부(14), (20)의 구체적인 한 실시예로서 이에 도시한 바와같이 1H 또는 2H지연된 기수 및 짝수필드를 인에이블단자(EN)에 입력받아 쓰기 및 읽기클럭신호(WCLK), (RCLK)에 따라 계수하여 리플 캐리 출력(RCO1)을 인버터(Ⅰ2)를 통해 (쓰기 읽기 리세트 신호로 출력시키는 카운터(27)와, 상기 카운터(27)의 리플 캐리 출력(RCO1)을 클럭 (CLK2)으로 계수하여 리플 캐리 출력(RCO2)하는 카운터(28)와, 상기 카운터(27)의 리플 캐리 출력(RCO)를 클럭(CLK3)으로하고 카운터(28)의 리플 캐리 출력(RCO3)을 인버터(I3)를 통해)세트단자에 입력시켜 쓰기 인에이블신호, 읽기 인에이블신호로, 출력(Q3)하는 디-플립플롭(D-F/F3)으로 구성하고, 제 7 도는 아날로그 스위치를 사용하여 동기신호를 삽입하는 개략도로서 재생휘도신호(PBY)가 입력되는 디지탈/아날로그 변환기(3)의 출력(A)과 접지된 가변저항(V_R)에 의한 동기신호 레벨(B)를 동기신호 발생부(17)의 합성동기신호(C.S)에 의해 제어하여 (S) 시간축 오차 보정장치 보정된 신호(Y)를 출력되게 하는 스위치부(19)로 구성된다.4 is a specific embodiment of the delay unit 12, 16 and the switch unit 12, 19, as shown in the odd and even fields. Is inputted to the data input terminal D1 and the horizontal synchronization signal HS is inputted to the clock terminal CLK1 through the inverter I1 to delay output Q1, De-flop flop (DF / F1), the output (Q1) of the flip-flop (DF / F1) is inputted to the data input terminal (D2), and the horizontal synchronization signal (HS) through the inverter (I1) is a clock terminal. Input to (CLK2) to delay output (Q2), De-flip flop (DF / F2), the de-flip flop (DF / F2), the output of the de-flip flop (DF / F1), (DF / F2) (Q1), To the terminals (A) and (B), respectively, for the odd and even fields of the selected terminal (S). Consisting of a multiplexer 26 which causes a signal selected by the input to the counter section 14, FIG. 5 is a specific embodiment of the counter sections 14 and 20, as shown here. And even fields Is inputted to the enable terminal (EN) and counted according to the write and read clock signals (WCLK) and (RCLK), and the ripple carry output (RCO1) is passed through the inverter (I2) (write read reset signal). A counter 27 for outputting the signal; a counter 28 for counting the ripple carry output RCO1 of the counter 27 by a clock CLK2; and a ripple carry for the ripple carry output RCO2. Set output RCO to clock CLK3 and ripple carry output RCO3 of counter 28 through inverter I3) Write enable signal input to , Read enable signal And a digital flip-flop (DF / F3) for output Q3, and FIG. 7 is a schematic diagram of inserting a synchronous signal using an analog switch. By adjusting the synchronizing signal level (B) by the output (A) and the grounded variable resistor (V _R ) by the synchronizing synchronizing signal (CS) of the synchronizing signal generator 17, (S) time axis error correction device correction It consists of a switch unit 19 for outputting the signal (Y).

이와같이 구성한 본 발명의 작용 및 효과를 제 6 도에 도시한 시간축 오차 보정장치 제어신호를 필드가 짝수에서 기수로 바뀔때와 기수에서 짝수로 바뀔 때 각각의 경우인 (A), (B)의 (a)도 내지 (e)도와 같은 타이밍 도를 참조해 설명하면 다음과 같다.In the case of (A) and (B), the time-base error correction device control signal shown in FIG. 6 shows the operation and effect of the present invention configured as described above in the case where the field is changed from even to odd and from odd to even. Referring to the timing diagrams a) to (e) as follows.

먼저, 제 2 도에 도시한 바와같이 재생휘도신호(PBY)를 쓰기클럭 발생부(10)의 동기신호 분리부(11)에 입력시켜 수평동기신호(H.S)와 필드판별신호인 기수 및 짝수필드로 분리해내면, 지연부(12)에서는 이 기수 및 짝수필드를 1H 및 2H 지연시켜서 1H 지연된 기수 및 짝수필드와 반전된 2H지연된 기수 및 짝수필드를 스위치부(13)에 입력시키고, 그 스위치부(13)에서 선택된 신호가 카운터부(14)에서 계수되어 각기 쓰기 인에이블신호, 쓰기 리세트신호, 쓰기 클럭신호(WCLK)가 출력된다.First, as shown in FIG. 2, the reproduction luminance signal PBY is input to the synchronization signal separating unit 11 of the write clock generator 10 so that the odd and even fields which are the horizontal synchronization signal HS and the field discrimination signal are shown. In the delay section 12, the odd and even fields 1H delayed odd and even fields by delaying 1H and 2H 2H delayed odd and even fields inverted Is inputted to the switch unit 13, and the signal selected by the switch unit 13 is counted by the counter unit 14 so as to respectively write enable signals. Write reset signal The write clock signal WCLK is output.

그리고, 동기화부(16)에 의해 상기 쓰기클럭 발생부(10)와 읽기 클럭 발생부(15)를 동기화시켜 주므로 상기 쓰기클럭 발생부(10)와 같이 읽기클럭 발생부(15)는 동기신호 발생부(17), 지연부(18), 스위치부(19), 카운터부(20)에 의해 읽기 인에이블 신호, 읽기 리세트신호, 읽기 클럭신호(RCLK)가 출력되는데, 여기서 쓰기 및 읽기 클럭신호(WCLK), (RCLK)는 제 3 도에 도시한 주파수 채배회로(예를들면 위상 동기 루프)에 의해 만들어진다.In addition, since the write clock generator 10 and the read clock generator 15 are synchronized by the synchronization unit 16, the read clock generator 15, like the write clock generator 10, generates a synchronization signal. Read enable signal by section 17, delay section 18, switch section 19, and counter section 20 Read reset signal The read clock signal RCLK is outputted, where the write and read clock signals WCLK and RCLK are made by the frequency shunt circuit (e.g., a phase locked loop) shown in FIG.

즉 위상/주파수 검출부(21)에 입력되는 수평동기신호(H.S)와 N의 분주비로 분주된 N-분할 카운터부(25)의 출력을 서로 비교해 주며, 그 출력은 전하 펌프부(22)에 의해 펄스기간 또는 폭에 비례하는 전압으로 변환된 후(펄스폭 변조) 저역필터부(23)에 입력하게 되어 원하지 않는 고주파 성분이 제거되어 전압제어 발전기(24)로 입력하게 된다.That is, the horizontal synchronous signal HS input to the phase / frequency detector 21 is compared with the outputs of the N-division counter 25 divided by the division ratio of N, and the output thereof is controlled by the charge pump unit 22. After being converted into a voltage proportional to the pulse period or width (pulse width modulation), the low frequency filter unit 23 inputs the unwanted high frequency component to be input to the voltage control generator 24.

따라서, 전체 피이드백 루프가 폐쇄되면 쓰기 및 읽기 클럭신호(WCLK), (RCLK)는 수평동기신호 주파수의 N배로 되면서 주파수 및 위상이 정확히 동기되게 된다.Therefore, when the entire feedback loop is closed, the write and read clock signals WCLK and RCLK become N times the horizontal synchronization signal frequency, and the frequency and phase are exactly synchronized.

즉, 제 4 도에 도시된 바와같이 기수 및 짝수필드(O/E)를 디-플립플롭(D/F/F1)의 데이타 입력(D1)으로 입력시킴과 아울러 2 대 1 멀티플렉서(26)의 선택단자(S)에 입력하고, 수평동기신호(H.S)를 인버터(Ⅰ1)를 통해 디-플립플롭(D-F/F1), (D-F/F2)의 클럭입력(CLK1), (CLK2)으로 하여 1H지연된 상기 디-플립플롭(D-F/F1)의 출력(Q1)은 상기 멀티플렉서(26)의 일측단자(A)에 입력함과 아울러 상기 디-플립플롭(D-F/F2)의 데이타 입력(D2)으로 하여 2H지연된 반전된 출력을 얻어 상기 멀티플렉서(26)의 타측단자(B)에 입력시킨다.That is, as shown in FIG. 4, the odd and even fields O / E are input to the data input D1 of the de-flip flop D / F / F1, and the two-to-one multiplexer 26 1H is inputted to the selection terminal S and the horizontal synchronization signal HS is set to the clock inputs CLK1 and CLK2 of the de-flip flops DF / F1 and DF / F2 via the inverter I1. The delayed output Q1 of the de-flip flop DF / F1 is input to one terminal A of the multiplexer 26, and is also input to the data input D2 of the de-flip flop DF / F2. 2H delayed inverted output It is obtained and input to the other terminal (B) of the multiplexer 26.

이에따라, 상기 멀티플렉서(26)는 기수 및 짝수필드가 하이이면 1H 지연된 신호를 선택하고 로우이면 반전되어 2H 지연된 신호로 선택하고, 이 멀티플렉서(26)의 출력(Y)은 카운터부(14)에 입력시킨다. 즉, 제 5 도에 도시한 바와같이 1H 또는 2H 지연된 상기 멀티플렉서(26)의 출력(Y)을 카운터(27)의 인에이블 신호(EN)로 입력받아 쓰기 및 읽기 클럭신호(WCLK/RCLK)를 클럭(CLK1)으로 카운트하고, 이 카운터(27)의 리플 캐리 출력(RCO)을 인버터(I2)를 통해 쓰기 및 읽기 리세트신호로 출력시키고 카운터부(28)의 클럭(CLK2)으로 입력하면 상기 카운터(28)의 리플 캐리 출력(RCO)이 인버터(Ⅰ3)를 통해 상기 디-플립플롭(D-F/F3)의 세트단자(S)에 입력되어 쓰기 및 읽기 인에이블 신호로 출력된다.Accordingly, the multiplexer 26 has odd and even fields. 1H delayed signal when is high Is selected and is inverted to reverse the 2H delayed signal. The output Y of the multiplexer 26 is input to the counter unit 14. That is, as shown in FIG. 5, the output Y of the multiplexer 26 delayed by 1H or 2H is input as the enable signal EN of the counter 27, and the write and read clock signals WCLK / RCLK are received. The clock CLK1 is counted, and the ripple carry output RCO of this counter 27 is written and read reset signal through the inverter I2. And outputs the clock CLK2 of the counter unit 28, the ripple carry output RCO of the counter 28 is set via the inverter I3 to the set terminal S of the de-flip flop DF / F3. Write and read enable signals Is output.

즉, 일예를 들면 제 1 도의 선입선출 메모리부(2), (8)의 용량이 3H라고 하면 쓰기 리세트신호는 쓰기 클럭신호(WCLK)를 3H만큼 계수하여 주면되는데, 이미 1H 또는 2H 지연된 기수 및 짝수필드가 상기 카운터부(14)의 인에이블신호(EN)로 사용되므로, 제 6 도의 (e)와 같이 쓰기클럭신호(WCLK)의 분주비를 3개로 고정시켜 주어도 우리가 원하는 신호를 얻어낼 수 있음을 알 수 있다.That is, for example, if the capacity of the first-in, first-out memory units 2 and 8 in FIG. 1 is 3H, the write reset signal Is to count the write clock signal (WCLK) by 3H, the odd and even fields already delayed by 1H or 2H Since is used as the enable signal EN of the counter unit 14, the desired signal can be obtained even if the division ratio of the write clock signal WCLK is fixed to three as shown in FIG. It can be seen.

그리고, 쓰기 인에이블신호는 제 6d 도와 같이 쓰기 리세트신호를 소정의 개수만큼 카운트하여 만들고 있으므로 보정범위를 최대로 해주려면 쓰기 리세트신호에 대해 읽기 리세트신호를 1.5H 지연시켜 주면 되는데 이것은 동기화부(16)에 의해 수행된다.And a write enable signal. Write reset signal with 6D tile Since a certain number of times are counted so that the correction range can be maximized, the write reset signal Read reset signal for This is delayed by 1.5H, which is performed by the synchronization unit 16.

또한, 상기 동기화부(16)는 읽기 인에이블신호가 쓰기 인에이블신호보다 빠르거나 읽기 인에이블신호가 쓰기 인에이블신호보다 3H이상 늦은 경우에도 읽기 인에이블신호가 쓰기 인에이블신호보다 1.5H만큼 지연되도록 해주고 있으며, 전원이 온될때에도 읽기 인에이블신호가 쓰기 인에이블신호보다 1.5H 지연시켜 주고, 쓰기 클럭발생부(15)로 위와같이 동작된다.In addition, the synchronization unit 16 is a read enable signal Write enable signal Faster or Read Enable Signal Write enable signal Read enable signal even later than 3H later Write enable signal Delay time by 1.5H, and read enable signal even when power is on Write enable signal Delay 1.5H more, and the write clock generator 15 operates as described above.

즉, 1H 또는 2H 지연된 기수 및 짝수 필드가 제 6c 도와 같이 하이인 동안에 쓰기 또는 읽기 클럭신호(WCLK), (RCLK)를 3H만큼 계수하여 제 6e 도와 같이 쓰기 또는 읽기(RCLK)를 3H만큼 계수하여 제 6e 도와 같이 쓰기 또는 읽기 리세트신호를 만들어 주고, 쓰기 및 읽기 인에이블신호는 상기 쓰기 및 읽기 리세트신호(WRST), (RRST)를 정해진 개수만큼 카운트하여 카운터(28)의 리플 캐리 출력(RCO2)이 나오게 되면 디-플립플롭(D-F/F3)에 입력시켜 제 6d 도와 같이 쓰기 읽기 인에이블신호를 하이로 만들어 준다.That is, 1H or 2H delayed odd and even fields Write or read clock signals WCLK and RCLK are counted by 3H while 6c is high, as shown in figure 6c, and write or read (RCLK) is counted by 3H as shown in 6e. Write and read enable signals When the write and read reset signals WRST and RRST are counted by a predetermined number, and the ripple carry output RCO2 of the counter 28 is outputted, the input signal is input to the de-flip-flop DF / F3 and the 6d Write with read enable signal Make high.

그리고, 제 7 도에 나타낸 바와같이 상기 읽기클럭 발생부(15)의 일부인 동기신호 발생부(17)에서 합성신호(C.S)를 스위치부(29)의 제어전압으로 하여 이 합성신호(C.S)가 로우이면 가변저항(V_R)에 의한 동기신호 레벨(B)를 택하고, 하이이면 재생휘도신호(PBY)를 택하여 출력(Y)되게 한다.As shown in FIG. 7, the synthesizing signal CS is a control voltage of the switch unit 29 in the synchronizing signal generating unit 17 which is a part of the read clock generating unit 15. If it is low, the synchronization signal level B by the variable resistor V _R is selected, and if it is high, the reproduction luminance signal PBY is selected to output Y.

이상에서 상세히 설명한 바와같이 본 발명은 적은 부품수로 주어진 시방서를 만족하는 시간축 오파 보정장치의 제어신호 발생기를 구현하여 비데오 카세트 플레이어, 비데오 디스크 플레이어, 캠코드등에서 처럼 재생신호에 포함된 지터나 스큐(Skew) 보정용의 시간축 오차 보정장치에 적용된다.As described in detail above, the present invention implements a control signal generator of a time-base oscillation correction apparatus that satisfies a given specification with a small number of parts. Applied to time-base error correction device for correction.

Claims (6)

재생휘도신호(PBY) 및 재생칼라신호(PBC)의 각각에 대한 아날로그/디지탈 변환기(1), (7), 선입선출 메모리부(2), (8), 디지탈/아날로그 변환기(3),(9)와 이를 제어하기 위한 제어신호 발생부(5)로 구성된 시간축 오차 보정장치에 있어서, 상기 제어신호 발생부(5)는 재생휘도신호(PBY)로부터 분리된 동기신호 분리부(4)로부터 아날로그/디지탈 변환부(1), (7)에 필요한 샘플링 또는 쓰기클럭(WCLK)과 선입선출 메모리부(2), (8)에 필요한 쓰기클럭(WCLK)을 공급해주는 쓰기클럭 발생부(10)와, 상기 선입선출 메모리(2), (8)에 저장한 디지탈화된 데이타를 읽어내기 위한 읽기클럭(RCLK)과 이 데이타를 디지탈/아날로그변환기 (3), (9)로 변화해주기 위한 읽기클럭(RCLK)을 발생해주는 읽기클럭 발생부(16)로 구성된 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로.Analog / digital converters (1), (7), first-in, first-out memory units (2), (8), digital / analog converters (3) for the reproduction luminance signal (PBY) and reproduction color signal (PBC), respectively. 9) and a time axis error correction device comprising a control signal generator 5 for controlling the same, the control signal generator 5 is analog from the synchronization signal separator 4 separated from the reproduction luminance signal PBY. A write clock generator (10) for supplying a sampling or write clock (WCLK) required for the digital converters (1) and (7) and a write clock (WCLK) for the first-in first-out memory units (2) and (8); A read clock (RCLK) for reading the digitalized data stored in the first-in first-out memory (2), (8), and a read clock (RCLK) for converting the data into digital / analog converters (3) and (9). Control signal generation circuit of the time-base error correction device, characterized in that consisting of a read clock generator 16 for generating a). 제 2 항에 있어서, 상기 쓰기클럭 발생부(10)는 재생휘도신호(PBY)를 입력받아 기수 및 짝수필드와 수평동기신호(H.S)로 분리해내는 동기신호 분리부(11)와, 이 신호, (H.S)를 소정시간 동안 지연하는 지연부(12)와 이 지연된 신호, (H.S)를 상기 동기신호 분리부(11)에서 신호에 의해 선택하여 출력하는 스위치부(13)와, 이 선택신호를 카운트하여 쓰기 인에이블 및 리세트와 클럭신호,를 발생하는 카운터부(14)로 구성한 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로.3. The odd and even field of claim 2, wherein the write clock generator 10 receives a reproduction brightness signal PBY. And a synchronization signal separator 11 for separating into a horizontal synchronization signal HS and this signal And delay unit 12 for delaying the HS for a predetermined time and the delayed signal. , HS signal from the synchronization signal separation unit 11 A switch section 13 for selecting and outputting the signal, and counting this selection signal to enable write and reset and clock signals. , Control signal generation circuit of the time-base error correction device, characterized in that consisting of a counter unit for generating a. 제 1 항에 있어서, 상기 읽기 클럭 발생부(10)는 상기카운터(14)의 출력을 동기화시키는 동기화부(16)와, 상기 동기화부(16)로부터 기수 및 짝수필드와 수평동기신호(H.S)를 발생시켜 소정시간 동안 지연시키는 동기신호 발생부(17) 및 지연부(18)와, 이 지연된 신호,(H.S)를 상기 동기신호 발생부(17)의 신호에 의해 선택출력한 후 카운트하여 읽기 인에이블 및 리세트와 클럭신호로 발생하는 스위치부(19) 및 카운터부(20)로 구성한 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로.2. The read clock generator (10) according to claim 1, wherein the read clock generator (10) comprises: a synchronizer (16) for synchronizing the outputs of the counter (14) and odd and even fields from the synchronizer (16). And a synchronization signal generator 17 and a delay unit 18 for generating a horizontal synchronization signal HS and delaying the signal for a predetermined time. (HS) is selected and output by the signal of the synchronization signal generator 17 and counted to enable read, reset and clock signals. Control signal generation circuit of the time-base error correction device, characterized in that consisting of the switch unit 19 and the counter unit 20 generated. 제 1 항에 있어서, 재생 및 수평동기신호(PB), (H.S)는 위상/주파수 검출부(21) 및 전압 펌프부(22)를 통해 펄스폭에 비례하는 전압으로 변환된 후 저역필터부(23)에 입력되어 저역필터링되고 전압제어발진기(24)에 의해 발생된 쓰기 및 읽기 클럭신호(WCLK), (RCLK)가 N분할 카운터부(25)를 통해 3배로 카운트 되면서 상기 위상/주파수 검출부(21)에 피이드백되어 비교되는 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로The low-pass filter unit 23 of claim 1, wherein the regeneration and horizontal synchronization signals PB and HS are converted into voltages proportional to the pulse widths through the phase / frequency detection unit 21 and the voltage pump unit 22. The phase / frequency detection unit 21 is low-pass filtered, and the write and read clock signals WCLK and RCLK generated by the voltage controlled oscillator 24 are tripled through the N division counter unit 25. Control signal generation circuit of the time-base error correction apparatus, characterized in that the feedback is compared to 제 2 항 또는 제 3 항에 있어서, 상기 지연부(12), (18)와 스위치부(13,19)는 기수 및 짝수필드를 입력으로 하여 반전된 수평동기신호(H.S)를 클럭시켜 분주출력(Q1)하는 디-플립플롭(D-F/F1)와, 이 분주출력(Q1)을 입력으로 하여 반전된 분주출력하는 디-플립플롭(D-F/F2)과, 상기 두 출력(Q1),을 입력시켜 기수 및 짝수필드에 의해 선택출력하는 멀티플렉서(26)로 구성한 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로.4. The radiator according to claim 2 or 3, wherein the delay parts (12), (18) and the switch parts (13, 19) are odd and even fields. De-flip flop (DF / F1) which clocks the inverted horizontal synchronizing signal (HS) with the input as the input and divides the output (Q1), and the inverted division output by using this division output (Q1) as an input. De-flip-flop (DF / F2) and the two outputs (Q1), Enter odd and even fields And a multiplexer (26) for selective output by means of a control signal generation circuit. 제 2 항 또는 제 3 항에 있어서, 상기 카운터부(14), (20)는 지연된 신호를 쓰기 및 읽기클럭(WCLK), (RCLK)에 의해 인에이블시켜 리플 캐리 출력(RCO1)하는 카운터(27)와, 그 출력(RCO1)을 인버터(I2)에 의해 쓰기 및 읽기 리세트신호로 출력시킴과 아울러 클럭으로 입력받아 계수하여 리플 캐리 출력(ROC2)하는 카운터(28)와, 이 반전 리플 캐리 출력(ROC2)을 상기 리플 캐리 출력(RCO)이 입력되는 클럭에 따라 세트되어 쓰기 및 읽기 인에이블신호를 발생시키는 디-플립플롭(D-F/F3)으로 구성한 것을 특징으로 하는 시간축 오차 보정장치의 제어신호 발생회로.4. A signal according to claim 2 or 3, wherein the counter parts (14) and (20) are delayed signals. (27) to enable ripple carry output (RCO1) by using write and read clocks (WCLK) and (RCLK), and the write and read reset signal of the output (RCO1) by inverter (I2). The counter 28 outputs a clock signal, counts and counts the ripple carry output (ROC2), and sets the inverted ripple carry output (ROC2) according to a clock input of the ripple carry output (RCO). Write and read enable signals The control signal generation circuit of the time-base error correction device, characterized in that consisting of a de-flip flop (DF / F3) for generating a.