KR940008375B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 반도체 소자의 공정단면도
제2도는 본 발명 반도체 소자의 공정단면도
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2,4 : 산화막
3 : 도전체 8 : 배리어금속
9 : 알루미늄
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 배리어(Barrier)금속을 사용하여 단일 구조를 이룰 수 있도록 한 것이다.
종래 반도체 소자는 제1도에서 (a)와 같이 기판(1)상에 사화막(2)을 증착하여 사진 식각법으로 불필요한 부분을 제거한후 도전체(3)를 적층하고 이에 산화막(4)을 증착하여 사진 식각법으로 상기 산화막(4)의 일부분을 제거해서 흠을 형성한다.
따라서 일부 제거된 상기 산화막(4)상에 배리어금속(5)으로서 TiW등을 적층하여 비아 홀(Via Hole)이 생성되며 상기 배리어금속(5)상에 수백 Å정도 두께의 폴리실리콘(6)을 증착한다.
이어서(b)와 같이 상기 폴리실리콘(6)상에 알루미늄합금(7)을 400℃ 이상의 고온에서 증착하여 상기 폴리실리콘(6)이 알루미늄합금(7)에 용해되면서 알루미늄합금(7)이 비아 홀 내부로 흡입되어 알루미늄합금(7) 플로우잉(Flowing)이 원활하게 이루어진다.
이와 같은 종래의 기술은 배리어금속(5)을 증착한 후 폴리실리콘(6)을 증착해야 하므로 공정과정의 증가로 생산량 저하 및 원가상승 그리고 폴리실리콘(6)이 잔류할 경우 콘택오픈이 발생하는 결점이 있었다.
본 발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로 배리어금속으로서 WSix(x>2)를 사용하여 ULSI 급의 다층 배선 공정을 달성하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제2도는 본 발명 반도체 소자의 공정단면도로서 (a)와 같이 기판(1)상에 산화막(2)을 증착하여 사진 식각법으로 필요없는 부분을 제거하고 도전체(불순물이 도핑된 반도체)(3)를 적층한다.
그리고, 그위에 산화막(4)을 증착하고 사진 식각법으로 산화막(4)을 선택적으로 제거하여 콘택홀을 형성하는 것은 종래와 같다.
계속해서 콘택홀이 형성된 상기 산화막(4)상에 실리콘을 함유한 배리어금속(8)으로서 WSix(x>2)를 수백 Å이상 증착하고 상기 배리어금속(8)상에 150℃ 이하의 저온에서 순수한 알루미늄(9)을 증착한다.
그리고 450℃ 이상의 고온으로 알루미늄(9)을 열처리하여 플로우잉(Flowing)시킨다.
이와 같이 450℃ 이상으로 열처리하면 배리어금속(8)에 함유되어 있던 실리콘이 순수한 알루미늄(9)에 확산되어 실리콘을 함유한 알루미늄 배선층이 형성되며 알루미늄(9)이 플로우잉 되어 평탄화된다.
이상에서 설명한 바와 같이 본 발명은 홀이 작아져도 홀내로 알루미늄이 양호하게 들어오게 하기 위하여 배리어금속으로서 WSix(x>2)를 사용함으로써 원가 절감 및 대량 생산이 용이한 효과가 있는 것이다.
Claims (4)
- 도전체가 형성된 기판상에 절연막을 증착하고 도전체가 노출되도록 콘택홀을 형성하는 공정과, 도전체에 연결되도록 실리콘이 함유된 배리어금속을 증착하는 공정과, 상기 배리어금속위에 순수한 알루미늄층을 형성하는 공정과, 상기 알루미늄층을 고온에서 플로우잉시키는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 배리어금속(8)로는 WSix를 사용함을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, WSix의 실리콘 농도는 x>2로 함을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 순수한 알루미늄층의 증착은 150℃ 이하의 저온에서 하고 플로우잉은 450℃ 이상의 고온에서 실시함을 특징으로 하는 반도체 소자의 제조방법.
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