KR940006717Y1 - Reading and writing circuit in vtr - Google Patents

Abstract

내용 없음.No content.

Description

VTR영상신호 기입, 독취회로VTR video signal writing and reading circuit

제1a, 제1b도는 블록도로 나타낸 종래의 회로도.1A and 1B are conventional circuit diagrams shown in block diagrams.

제2도는 블록도로 나타낸 본 고안의 회로도.2 is a circuit diagram of the present invention shown in a block diagram.

제3도는 제2도의 각부 파형도.3 is a waveform diagram of each part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : VCO 18 : n체배 PLL10: VCO 18: n multiplied PLL

12 : 스위치 20 : 게이트어레이12 switch 20 gate array

14 : 서보IC 22 : 기준전압발생기14: Servo IC 22: Reference Voltage Generator

16 : 펄스발생기16: pulse generator

본 고안은 실시간화상을 내보내면서 메모리에 저장하도록 필드메모리(field memory)를 갖는 VTR에 있어서, 특히 실시간 화상을 내보내기 위한 서브의 기준클럭과 화상정보를 기입하거나 독취하는데 사용되는 마스터 클럭은 위상 로킹시켜서 화상의 안정화를 개성시킨 VTR영상신호 기입독취회로에 관한 것이다.The present invention is a VTR having a field memory to store in a memory while exporting a real-time image, and in particular, the master clock used for writing or reading the sub reference clock and image information for exporting a real-time image is locked by phase locking. The present invention relates to a VTR video signal write readout circuit with individualized image stabilization.

VTR에서의 화상이 노이즈제거나 특수효과를 위하여 펄스화상을 처리하는 필드메모리 제어기, 필드 메모리를 갖는 VTR에 있어서, 실시간 화상과 메모리 독취되는 화상과의 로킹(Locking)을 위한 통상적인 방식은 제1a, 제1b도에 나타낸 바와 같이 2가지 방식이 있다.In a VTR having a field memory controller and a field memory, in which a picture in the VTR is noise suppressed or a pulse image is processed for special effects, a conventional method for locking a real time picture and a memory read picture is defined in the first 1a. As shown in FIG. 1B, there are two methods.

먼저, 외부동기를 이용하여 독취하는 방식은 제1a도와 같다. A/D변환기를 포함하고 있는 아날로그처리 블럭단(1)과 입력되는 신호로부터 동기를 분리시키는 동기분리기(2)에 각각 비디오신호가 입력된다. 동기 분리기에서는 수평동기 신호와, 수직동기신호가 출력되어 AFC회로에 인가되고 아날로그 처리 블럭단으로 부터의 출력은 AFC의 출력(즉, 동기신호 H-S와 V-S)과 함께 메모리 제어기(3)에 입력된다. 메모리 제어기는 필드메모리(4)와 연락되며 또한 상기 제어기출력은 D/A변환기(DAC)에 출력되어 이 변환기로 부터는 비디오 신호가 출력된다.First, the method of reading using external synchronization is the same as that of FIG. 1a. The video signals are respectively input to the analog processing block stage 1 including the A / D converter and the sync separator 2 separating the sync from the input signal. In the synchronous separator, the horizontal synchronous signal and the vertical synchronous signal are output and applied to the AFC circuit, and the output from the analog processing block stage is input to the memory controller 3 together with the output of the AFC (that is, the synchronization signals HS and VS). . The memory controller is in contact with the field memory 4 and the controller output is output to a D / A converter (DAC) so as to output a video signal from the converter.

집약적 설명에 의존하여 상기 방식은 다소 불안정할 수 있는 비디오 입력신호로부터 동기 분리하여 이를 메모리 제어기 독취기준신호로 사용하는 방식이다.Depending on the intensive description, the method is a method of synchronously separating a video input signal which may be somewhat unstable and using it as a memory controller read reference signal.

또다른 방식으로는 제1b와같이 동기 발생기를 이용하는 독취방식으로서 비디오입력신호는 A/D변환기를 포함하고 있는 아날로그 처리블럭단(1)에 인가되며 그 출력은 메모리 제어기(3)에 입력된다. 메모리 제어기에 수평동기신호(H-S)와 수직동기신호(V-S)를 공급하는 동기발생기(6)는 비디오 입력으로부터 검출된 색섭캐리어(color subcarner)(5sc)를 받으며 또한 수정발진자(7)를 갖는 PLL발진기로 부터 출력되는 주파수(fsc')를 받는다. 상기 메모리 제어기는 필드 메모리와 연락하고 또한 이 제어기출력은 D/A변환기에 인가되어 비디오 출력신호를 얻는다. 즉, 이 방식은 동기 발생기 IC를 이용하여 수평동기와 수직동기를 만들어 독취기준신호로 사용하는 것이다.Alternatively, a read method using a synchronous generator as in the case of 1b, the video input signal is applied to the analog processing block stage 1 including the A / D converter and its output is input to the memory controller 3. The synchronization generator 6 which supplies the horizontal synchronization signal HS and the vertical synchronization signal VS to the memory controller receives a color subcarner 5sc detected from the video input and also has a PLL having a crystal oscillator 7. It receives the frequency (fsc ') output from the oscillator. The memory controller is in contact with the field memory and this controller output is applied to the D / A converter to obtain a video output signal. In other words, this method uses a synchronization generator IC to create horizontal and vertical synchronization and use it as a read reference signal.

상기 서술된 통상적 방식에 있어서 첫번째 설명된 방식은 각종 변속시 RF가 좋지 않은 곳에서는 수평동기, AFC의 기준신호가 불안정하여 프리런(free run)되므로 실제테이프에서 나오는 신호와 동기가 점점 어긋나게 되므로써 스큐(skew)가 생기거나 화면이 떨리는 문제점이 있다.In the conventional method described above, the first described method is free run due to unstable horizontal synchronization and reference signal of AFC in places where RF is not good at various shifts, so that the signal is synchronized with the signal from the actual tape. (skew) occurs or the screen shakes.

또한 두번째 설명된 방식은 표준신호에 가장 가깝게 사전에 정확한 계산을 동반하여 설계되는 것으로서 마스터 클럭을 분주하여 동기를 만드는 동기발생기 IC를 사용하거나 또는 동기 발생기는 메모리 제어기 내부에 내장시킨다.In addition, the second described scheme is designed with accurate calculations closest to the standard signal, and uses a synchronization generator IC that divides the master clock to generate synchronization, or the synchronization generator is embedded inside the memory controller.

그러나 이 경우에도 VTR재생신호는 비표준신호이며 서보(servo)에서 사용되는 수정발진자(또는 Y/C의 색섭캐리어)와 필드메모리 제어기의 발진블록과 로킹이 보장될수 있는 없으며 서보 IC내부 및 디지탈 게이트 어레이에서 분주하여 사용하는 클럭수가 정확히 표준신호대로 되지 않으므로 이들 오차들이 누적되어 메모리 독취화상과 비디오 헤드로 부터 검출되는 화상간의 절환의 동기가 어긋나게 되며 이 오차가 화면의 상하떨림으로 나타나는 문제점이 있다.However, even in this case, the VTR regeneration signal is a non-standard signal, and the oscillation block and locking of the crystal oscillator (or Y / C color subcarrier) used in the servo and the field memory controller cannot be guaranteed. Since the number of clocks used by dividing at is not exactly the standard signal, these errors are accumulated, and the synchronization of the switching between the memory read image and the image detected from the video head is deviated, and this error is caused by the vertical shaking of the screen.

본 고안의 목적은 상기 문제점을 해결하는 것으로, 실시간 화상을 내보내기 위한 서보의 기준클럭과 화상정보를 기입 또는 독취하는데 사용되는 마스터 클럭을 위상로킹시켜서 화상의 상하떨림을 방지하는 회로를 제공하는 것이다.An object of the present invention is to solve the above problems, and to provide a circuit for preventing the image shaking up and down by phase locking a reference clock of a servo for exporting a real-time image and a master clock used for writing or reading image information.

본 고안의 목적에 의거 구성된 본 고안의 회로를 제2도에 블록도로 나타내었다. 그리고 제3도는 제2도의 회로에 관한 타이밍도이다.The circuit of the present invention constructed according to the purpose of the present invention is shown in block diagram in FIG. 3 is a timing diagram relating to the circuit of FIG.

본 고안의 구성 및 동작설명을 상기 도면에 따라 설명한다.The configuration and operation of the present invention will be described according to the drawings.

본 고안의 회로구성은 제2도와 같이 프리런조정을 위한 가변저항기(R1)고 연결되어 있는 VCO(10)는 그 출력주파수(fsc')를 스위치(12)에 인가한다. 디지탈모드로 절환되는 상기 스위치 출력은 서보마스터 클럭으로서 서모 IC(14)에 인가되고 이 IC는 30Hz의 서보기준신호(C)를 펄스 발생기(16)에 인가한다. 펄스발생기(16)는 30Hz의 서보기준 신호를 받아서 라이징엣지를 기준으로 하는 사다리형의 파형을 만든다. Y/C로 부터의 주파수(fsc)는 서보 마스터클럭을 출력하는 스위치(12)와 n체배 PLL(18)에 각각 인가된다.In the circuit configuration of the present invention, as shown in FIG. 2, the VCO 10 connected to the variable resistor R1 for free-run adjustment applies the output frequency fsc 'to the switch 12. The switch output, which is switched to the digital mode, is applied to the thermo IC 14 as a servo master clock, which applies a 30 Hz servo reference signal C to the pulse generator 16. The pulse generator 16 receives a servo reference signal of 30 Hz to generate a ladder-shaped waveform based on the rising edge. The frequency fsc from Y / C is applied to the switch 12 and the n-multiplied PLL 18 which output the servo master clock, respectively.

n체배 PLL의 출력인 마스터클럭(n fsc)은 필드 메모리제어용 게이트에레이(20)에 인가되며 이 게이트어레이(2)로 부터의 메모리 기준 30Hz신호가 단안정 멀티 바이브레이터(M. M)에 인가된다. 상기 M. M에는 지연조정을 위해 전원(Vcc)에 연결된 가변저항기(R2)가 연결되었다. 이 M. M의 출력은 샘플링펄스로서 상기 펄스발생기(16)출력과 함께 샘플-홀드회로(S/H)에 인가되고 이 출력은 기준전압발생기(22)신호와 함께 VCO에 인가된다. 상기 게이트 어레이는분주기, 30/fec분주기, 동기 발생기(24)를 포함하며 수평 및 수직동기신호가 출력된다.The master clock (n fsc), which is the output of the n-multiplied PLL, is applied to the gate array 20 for field memory control, and a memory-based 30 Hz signal from the gate array 2 is applied to the monostable multivibrator (M. M). do. The M. M is connected with a variable resistor R2 connected to a power supply Vcc for delay adjustment. This M. M output is applied to the sample-hold circuit S / H together with the pulse generator 16 output as a sampling pulse and this output is applied to the VCO along with the reference voltage generator 22 signal. The gate array A divider, a 30 / fec divider, and a synchronization generator 24 are included and horizontal and vertical synchronization signals are output.

전원이 인가되면 VCO(10)가 발진하여 그 발진주파수(fsc')를 서보 IC(14)에 인가되고 서보 IC내에는 분주기(도시없음)가 있어서 이에 의해 30Hz의 서보 기준신호를 만든다(제3도 (c)참조).When the power is applied, the VCO 10 oscillates and the oscillation frequency fsc 'is applied to the servo IC 14, and there is a divider (not shown) in the servo IC, thereby generating a servo reference signal of 30 Hz. 3 (c)).

한편 Y/C로 부터의 fsc신호는 n체배 PLL(18)에 입력되어 n fsc VCO의 PLL동작의 기준신호로 사용된다.On the other hand, the fsc signal from the Y / C is input to the n-multiplied PLL 18 and used as a reference signal for the PLL operation of the n-fsc VCO.

이 n fsc 신호가 메모리 제어기 게이트 어레이 내에서 메모리 제어를 위한 처리과정에 의해 서보 IC와는 다른 값으로 분주되어 서보 기준신호와는 오차를 가진 메모리기준신호(제3도 (a)참조)가 만들어진다. 상기 드불록(서보와 필드메모리 제어기)간에 필드 기입되는 순간에 실시간으로 서로 맞지 않으며, 서보에 록된 기입되는 화상과 메모리 제어기에서 독취되는 화상의 동기 신호 사이에 어긋남이 생겨 TV화면에서 화면의 떨림이 나타나게 되나, 본 고안의 회로에 의하면 상기 두블록의 분주기가 만들어낸 오차를 위상비교기(펄스 발생기와 S/H회로)를 이용하여 fsc VCO에 에라 전압으로 인가한다.The n fsc signal is divided into a value different from that of the servo IC by the processing for memory control in the memory controller gate array, thereby producing a memory reference signal (see FIG. 3A) having an error from the servo reference signal. When the field is written between the deblocks (servo and field memory controller), they do not coincide with each other in real time, and there is a misalignment between the synchronization signals of the images written in the servo and the images read out from the memory controller. According to the circuit of the present invention, the error produced by the divider of the two blocks is applied to the fsc VCO as an error voltage using a phase comparator (pulse generator and S / H circuit).

따라서 비디오 신호에서 추출된 fsc신호를 기준으로하여 메모리 제어기가 동작하고 그 동작결과를 메모리 기준 신호로서 이 신호에 기준하여 독취되는 영상신호의 동기들이 만들어지고 이 결과에 다시 서보가 종속적으로 위상이 록킹되어 동작하게끔 서보동작결과인 서보기준신호를 피드백시켜 메모리 기준신호에 추종되도록 한다.Therefore, the memory controller operates on the basis of the fsc signal extracted from the video signal, and the synchronization results of the video signal read out based on this signal as the memory reference signal. The servo reference signal, which is the result of the servo operation, is fed back so as to be operated to follow the memory reference signal.

또한 제3도 (c)와 같이 단안정 멀티 바이브레이터는 두신호를 위상로킹을 시키되 소정의 위상에서 로킹 시킬 것인가를 결정할수 있는 바이크레이터이다. 제3도(b)는 샘플링 펄스의 도시이며 제3도 (d)와 제3도 (e)는 사다리형 펄스 및 S/H전압을 각각 도시한 것이다.In addition, as shown in FIG. 3 (c), the monostable multivibrator is a vibrator capable of determining whether to lock both signals in a predetermined phase. 3 (b) shows sampling pulses, and FIGS. 3 (d) and 3 (e) show ladder pulses and S / H voltages, respectively.

VTR에서 서보 동작을 위한 마스터 클럭으로 기존의 VTR에서는 Y/C에서 나오는 색 섭캐리어신호(fsc)를 사용하나 본 고안은 이 클럭신호가 디지탈모드로 절환되면 신규형성된 fsc'신호로 절환되어 동작하며, 디지탈모드가 해제되면 다시 Y/C로 부터 나오는 fsc로 절환되어 동작하도록 되어 있다.As a master clock for servo operation in the VTR, the conventional VTR uses a color subcarrier signal (fsc) from Y / C. However, the present invention switches to a newly formed fsc 'signal when the clock signal is switched to digital mode. When digital mode is canceled, it switches to fsc from Y / C.

Claims (1)

필드 메모리를 갖는 VTR에 있어서, VCO 출력과 Y/C의 출력을 받고 디지탈모드로 동작하는 스위치의 출력은 서보 IC에 인가되고, 상기 Y/C출력은 또한 n체배 PLL에 인가되어 그 출력은 필드메모리 제어를 하고 수평 및 수직동기신호를 출력하는 게이트 어레이에 인가되고, 상기 게이트어레이의 또다른 출력은 단안정 멀티바이브레이터를 거쳐 S/H 에 인가되며, 동시에 상기 서보 IC의 출력은 펄스 발생기를 거쳐 상기 S/H에 인가되며, 이 S/H로 부터의 출력과 기준전압발생기로부터의 출력이 상기 VCO에 인가되도록 구성된 것을 특징으로 하는 VTR영상신호 기억독취회로.In a VTR having a field memory, the output of a switch that receives the VCO output and Y / C output and operates in digital mode is applied to the servo IC, and the Y / C output is also applied to the n-multiplied PLL so that the output is a field. It is applied to a gate array that performs memory control and outputs horizontal and vertical synchronization signals, and another output of the gate array is applied to S / H through a monostable multivibrator, and at the same time, the output of the servo IC is passed through a pulse generator. And an output from the S / H and an output from a reference voltage generator are applied to the VCO.