KR940006507B1 - Output buffer circuit - Google Patents
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Abstract
Description
제1도는 종래의 출력버퍼회로도.1 is a conventional output buffer circuit diagram.
제2도는 제1도에 도시된 종래의 출력버퍼회로의 신호파형도.2 is a signal waveform diagram of the conventional output buffer circuit shown in FIG.
제3도는 본발명에 따른 출력버퍼회로도.3 is an output buffer circuit diagram according to the present invention.
제4도는 제3도에 도시된 본발명에 따른 출력버퍼회로 각부분의 신호파형도.4 is a signal waveform diagram of each part of the output buffer circuit according to the present invention shown in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 본발명의 논리회로 N1내지 N4: N 채널 트랜지스터1: Logical Circuits of the Invention N 1 to N 4 : N Channel Transistors
P1내지 P4 : P채널 트랜지스터 INV1내지 INV8: 인버터POneTo P4 P-channel transistor INVOneTo INV8: inverter
NAND1내지 NAND2: 낸드 게이트 NOR1내지 NOR3: 노어 게이트NAND 1 to NAND 2 : NAND gate NOR 1 to NOR 3 : Nor gate
ΦOE: 제어신호Φ OE : control signal
본발명은 반도체 소자에 있어서, 출력데이타를 외부단자로 전송하기 위해 사용되는 출력버퍼회로에 관한것이며, 특히, 출력버퍼회로에서 발생되는 잡음을 억제하기 위한 출력버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit used for transferring output data to an external terminal in a semiconductor device, and more particularly, to an output buffer circuit for suppressing noise generated in an output buffer circuit.
종래의 출력버퍼회로에 있어서는, 제1도에 도시된 바와같이, 외부에서 인가된 신호(Vin)가 낸드 게이트(NAND1)와 노어 게이트(NOR1) 각각의 한단자에 인가되며, 또한 출력버퍼회로의 작동관계를 조절하기 위한 ΦOE신호가 낸드 게이트(NAND1)의 나머지 한단자에 인가되며, 또한 인버터(INV1)를 거쳐 노어 게이트(NOR1)의 나머지 한단자에 인가된다.In the conventional output buffer circuit, as shown in FIG. 1, an externally applied signal Vin is applied to one terminal of each of the NAND gate NAND 1 and the NOR gate NOR 1 , and the output buffer is also provided. The Φ OE signal for adjusting the operation relationship of the circuit is applied to the other terminal of the NAND gate NAND 1 , and also to the other terminal of the NOR gate NOR 1 via the inverter INV 1 .
또한, 노어 게이트(NOR1)로부터의 신호는 인버터(INV2)를 거쳐 P채널 트랜지스터(P1)의 케이트 단자에 인가되며, 상기 낸드게이트(NAND1)로부터의 신호는 인버터(INV3)를 거쳐 N채널 트랜지스터(N1)의 게이트 단자에 인가되며, P채널 트랜지스터(P1)의 드레인 단자와 N채널 트랜지스터(N1)의 드레인 단자는 서로 접속되어 출력단자를 형성한다.In addition, the signal from the NOR gate NOR 1 is applied to the gate terminal of the P-channel transistor P 1 via the inverter INV 2 , and the signal from the NAND gate NAND 1 supplies the inverter INV 3 . via an N-channel is applied to the gate terminal of transistor (N 1), P-channel transistor (P 1) the drain terminal and the drain terminal of the N-channel transistor (N 1) of the are connected to each other to form an output terminal.
그러나, 상술한 종래의 출력버퍼회로에 있어서는, 입력신호(Vin)가 로우(Low)에서 하이(HlGH)로 변경될때, 출력단자가 충전되어 있던 전하(Vout)가 크므로 N채널 트랜지스터(N1)를 통해 큰 전류가 흐르게 되므로, 출력버퍼회로에서 잡음이 발생되는 단점이 있었다.However, in the above-described conventional output buffer circuit, when the input signal Vin is changed from low to high HlGH, since the charge Vout at which the output terminal is charged is large, the N-channel transistor N 1 . Since a large current flows through, there is a disadvantage that noise occurs in the output buffer circuit.
따라서, 본 발명은 상술한 종래 출력버퍼회로에서 발생하는 단점을 제거하기 위해 N채널 트랜지스터(N1)을 통해 방전은 하지만, N채널 트랜지스터(N1)의 게이트에 높은 전압을 인가하지 않고 Vcc-VT(문턱전압) 만큼의 전압만 인가되도록 하여 출력버퍼회로의 잡음을 억제하는데 그 목적이 있다.Accordingly, the present invention discharges through the N-channel transistor N 1 to eliminate the above-mentioned disadvantages of the conventional output buffer circuit, but does not apply a high voltage to the gate of the N-channel transistor N 1 without applying a high voltage Vcc−. The purpose is to suppress the noise of the output buffer circuit by applying only a voltage equal to V T (threshold voltage).
상기 목적을 달성하기 의해, 본 발명은 한단자로부터 입력신호(Vin)을 나머지 한단자로부터는 회로의 작동을 조절하기 위한 ΦOE신호를 인버터(INV4)를 통해 수신하는 노어 게이트(NOR2)와, 상기 노어 게이트(NOR2)를 통과한 신호가 인버터(INV5)를 거쳐 게이트 단자에 인가되는 P MOS 트랜지스터(P4)와, 한단자로부터 상기 입력신호(Vin)을 나머지 한단자로부터는 상기 ΦOE신호를 직접 수신하는 낸드 게이트(NAND2)와, 상기 낸드 게이트(NAND2)를 통과한 신호가 인버터(INV3)를 거쳐 게이트 단자에 인가되는 N MOS 트랜지스터(N4)을 구비하는 출력버퍼에 있어서, 상기 낸드 게이트(NAND2)의 출력단이 각각의 게이트 단자에 접속되어 인버터를 형성하는 P채널 트랜지스터(P3) 및 N채널 트랜지스터(N3)와, 게이트 단자와 드레인 단자가 상호연결되며, 소오스 단자가 상기 P채널 트랜지스터(P3)의 소오스 단자에 접속된 N채널 트랜지스터(N2)와, 한단자에서 상기 낸드 게이트(NAND2)의 출력단을 거쳐 인버터(INV6, INV7)를 통과한 신호가 인가되며, 나머지 단자에는 상기 낸드 게이트(NAND2)의 출력 신호가 직접 인가되는 노어게이트(NOR3)와, 게이트 단자에는 상기 노어 게이트(NOR3)를 거쳐 인버터(INV8)를 통과한 신호가 인가되며, 소오스 단자는 N채널 트랜지스터(N2)의 게이트 단자와 드레인 단자가 접속된 정션(CC)에 접속되며, 드레인 단자는 상기 P채널 트랜지스터(P3)의 소오스 단자에 접속된 P채널 트랜지스터(P2)를 구비하는 것을 특징으로 한다.By achieving the above object, the present invention is a NOR gate (NOR 2) received via the input signal (Vin) to the remaining one inverter (INV 4) for Φ OE signal for adjusting the operation of the circuit starting character from one character And a P MOS transistor P 4 through which the signal passing through the NOR gate NOR 2 is applied to the gate terminal through the inverter INV 5 , and the input signal Vin from one terminal to the other terminal. An output buffer including a NAND gate NAND 2 that directly receives an OE signal, and an N MOS transistor N 4 to which a signal passing through the NAND gate NAND 2 is applied to a gate terminal through an inverter INV 3 . In the NAND gate (NAND 2 ), the output terminal of the P-channel transistor (P 3 ) and N-channel transistor (N 3 ) which is connected to each gate terminal to form an inverter, the gate terminal and the drain terminal are interconnected Source terminal Is applied to the N-channel transistor N 2 connected to the source terminal of the P-channel transistor P 3 , and the signal passing through the inverters INV6 and INV7 through the output terminal of the NAND gate NAND 2 at one terminal is applied. The NOR gate NOR 3 to which the output signal of the NAND gate NAND 2 is directly applied to the other terminal, and the signal passing through the inverter INV 8 through the NOR gate NOR 3 to the gate terminal are applied. The source terminal is connected to the junction CC to which the gate terminal and the drain terminal of the N-channel transistor N 2 are connected, and the drain terminal is a P-channel transistor connected to the source terminal of the P-channel transistor P 3 . It is characterized by including P 2 ).
이하, 첨부된 도면으로 본 발명을 더욱 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in detail with the accompanying drawings.
제1도는 종래의 출력버퍼회로의 회로도이며, 그 설명은 이미 기술되어 있으므로, 더이상의 상세한 설명은 생략하기로 한다.1 is a circuit diagram of a conventional output buffer circuit, and the description thereof has already been described, and thus detailed description thereof will be omitted.
제2도는 제1도에 도시된 종래의 출력버퍼회로의 신호파형도이며, 제2도를 참조로 하여 제1도의 출력버퍼회로의 동작을 설명하기로 한다.FIG. 2 is a signal waveform diagram of the conventional output buffer circuit shown in FIG. 1, and the operation of the output buffer circuit of FIG. 1 will be described with reference to FIG.
먼저, 출력버퍼의 작동을 제어하기 위한 ΦOE신호가 "로우" 상태로 낸드게이트(NAND1)의 한단자에 인가되고, 입력신호(Vin)가 나머지 한단자에 인가되면, 낸드 게이트(NAND1)의 한단자에 인가되고, 입력신호(Vin)가 나머지 한단자에 인가되면, 낸드 게이트(NAND1)의 출력은 "하이"로 되고 인버터(INV3)의 출력은 "로우"가 되므로 N채널 트랜지스터(N1)의 게이트 단자에 "로우"신호가 인가되어, N채널 트랜지스터(N1)은 "오프"가 된다.First, when the Φ OE signal for controlling the operation of the output buffer is applied to one terminal of the NAND gate NAND 1 in a "low" state, and the input signal Vin is applied to the other terminal, the NAND gate NAND 1. When the input signal Vin is applied to the other terminal, the output of the NAND gate NAND 1 becomes "high" and the output of the inverter INV 3 becomes "low". the "low" signal to the gate terminal of transistor (N 1) is applied, N-channel transistor (N 1) it is the "off".
또한, 상기 제어신호(ΦOE)가 인버터(INV1)를 거쳐 "하이"상태로 노어 게이트(NOR1)의 한단자에 인가되며, 입력신호(Vin)가 노어 게이트(NOR1)의 나머지 한단자에 인가되므로, 노어 게이트(NOR1)의 출력은 "로우"가 되며, 인버터(INV2)를 통과한 "하이"신호가 P채널 트랜지스터(P1)의 게이트단자에 인가되므로, P채널 트랜지스터(P1)는 오프상태로 된다.In addition, the control signal Φ OE is applied to one terminal of the NOR gate NOR 1 in an "high" state through the inverter INV 1 , and the input signal Vin is applied to the other end of the NOR gate NOR 1 . Since it is applied to the ruler, the output of the NOR gate NOR 1 becomes " low ", and since the " high " signal passing through the inverter INV 2 is applied to the gate terminal of the P-channel transistor P 1 , the P-channel transistor (P 1 ) is turned off.
따라서, P채널 트랜지스터(P1)와 N채널 트랜지스터(N1) 모두가 "오프"로 되어 출력단자(Vout)는 부유상태로 되어, 출력이 발생되지 않게 된다. 다음에 제어신호 ΦOE가 "하이"로 되면, 이때부터 출력버퍼회로는 동작하게 되어, 입력신호(Vin)가 "로우"인 경우는 상술한 과정을 거쳐서 P채널 트랜지스터(P1)의 게이트단자는 "로우"상태가 되며, N채널 트랜지스터(N1)의 게이트 단자로 "로우"상태가 되므로, N채널 트랜지스터(N1)는 오프가 되며, P채널 트랜지스터(P1)은 온으로 출력단자(Vout)는 "하이"로 충전된다.Therefore, both the P-channel transistor P 1 and the N-channel transistor N 1 are turned "off" and the output terminal Vout becomes floating, so that no output is generated. The next time the control signal Φ OE is to "high", this time from the output buffer circuit is made to operate, if the input signal (Vin) is "low" is the gate terminal of the P-channel transistor (P 1) through the above-mentioned process is "low", and the status, since the "low" state to the gate terminal of the N-channel transistor (N 1), the N-channel transistor (N 1) is turned off, P channel transistor (P 1) is output to one terminal Vout is charged "high".
그후, 입력신호(Vin)가 "하이"로 바뀌어지면, P채널 트랜지스터(P1)의 게이트 단자는 "하이"로 되며, N채널 트랜지스터(N1)의 게이트 단자도 "하이"로 되어, P채널 트랜지스터(P1)은 오프로 되며, N채널 트랜지스터(V1)는 온으로 되어, 출력단자에 충전되어 있던 전하(Vout)가 N채널 트랜지스터(N1)를 통해 큰 전하로 방전되어, N채널 트랜지스터(N1)를 통해 흐르는 큰전류로 인해 Vss 전압이 흔들리게 되어 잡음을 유발시키는 결함이 있었다.Thereafter, when the input signal Vin changes to "high", the gate terminal of the P-channel transistor P 1 becomes "high", and the gate terminal of the N-channel transistor N 1 also becomes "high", and P The channel transistor P 1 is turned off, the N channel transistor V 1 is turned on, and the charge Vout charged to the output terminal is discharged with a large charge through the N channel transistor N 1 . The large current flowing through the channel transistor N 1 causes the Vss voltage to shake, which causes noise.
제3도는 본발명에 따른 논리회로(1)를 적용한 출력버퍼회로를 나타낸다. 여기서, 본발명의 논리회로(1)에 대해 설명하면, 입력신호(Vin)와 제어신호(ΦOE)가 입력된 낸드 게이트(NAND2)의 출력신호는 인버터를 형성하는 P채널 트랜지스터(P3)와 N채널 트랜지스터(N3)의 게이트에 각각 인가되며, P채널 트랜지스터(P3)의 소오스 단자는 게이트 단자와 드레인 단자가 연결된 N채널 트랜지스터(N2)의 소오스 단자 및 P채널 트랜지스터(P2)의 드레인에 접속되며, 노어게이트(NOR3)의 한단자에는 낸드 게이트(NAND2)의 출력신호가 인버터(INV6, INV7)를 거쳐 인가되며, 나머지 한단자에는 낸드 게이트(NAND2)의 출력신호가 직접 인가되어, 노어 게이트(NOR3)를 통과한 신호가 인버터(INV8)를 거쳐 P채널 트랜지스터(P2)의 게이트 단자에 인가된다.3 shows an output buffer circuit to which the logic circuit 1 according to the present invention is applied. Here, referring to the logic circuit 1 of the present invention, the output signal of the NAND gate NAND 2 , to which the input signal Vin and the control signal Φ OE are input, is a P-channel transistor P 3 forming an inverter. ) And a source terminal of the N-channel transistor N 3 , respectively, and a source terminal of the P-channel transistor P 3 is a source terminal and a P-channel transistor P of the N-channel transistor N 2 to which a gate terminal and a drain terminal are connected. 2) is connected to the drain of one character of the NOR gate (NOR 3) there is applied the output signal of the NAND gate (NAND 2) through the inverter (INV6, INV7), the remaining one chair of the NAND gate (NAND 2) The output signal is directly applied, and the signal passing through the NOR gate NOR 3 is applied to the gate terminal of the P-channel transistor P 2 via the inverter INV 8 .
제4도는 본발명에 따른 논리회로(1)에 적용한 출력버퍼회로의 신호파형도이다. 이하, 제3도에 도시된 본발명의 출력버퍼회로와 관련시켜 그 신호파형도를 상세히 설명하기로 한다.4 is a signal waveform diagram of an output buffer circuit applied to the logic circuit 1 according to the present invention. Hereinafter, the signal waveform diagram will be described in detail with reference to the output buffer circuit of the present invention shown in FIG.
먼저, 외부에서 출력버퍼회로를 제어하는 ΦOE신호가 ''로우"일때에는 제1도를 참조로 하여 설명한 바와같이 P채널 트랜지스터(P4)의 게이트 단자에는 "하이"신호가 인가되어 P채널 트랜지스터(P4)는 동작하지 않게 되며, 또한 N채널 트랜지스터(N4)의 게이트 단자에는 "로우"신호가 인가되어 N채널 트랜지스터(N4)는 동작하지 않게 된다. 따라서 출력버퍼회로는 동작하지 않게 된다. 다음에, 제어신호 ΦOE가 "하이"가 되면 출력버퍼회로는 동작하게 된다. 제어신호 ΦOE가 "하이"이며, 입력신호(Vin)가 "로우"이면 인버터(INV5)를 통과한 신호는 "로우"가 되며, P채널 트랜지스터(P4)의 게이트에 "로우"신호가 인가되며, 또한 P채널 트랜지스터(P3)의 드레인 단자와 N채널 트랜지스터(N3)의 드레인 단자가 접소된 정선(C)에서 "로우"가 되어 N채널 트랜지스터(N4)의 게이트 단자에 "로우"신호가 인가되어 출력신호(Vout)는 "하이"로 유지된다.First, when the Φ OE signal that externally controls the output buffer circuit is `` low '', the "high" signal is applied to the gate terminal of the P-channel transistor P 4 as described with reference to FIG. a transistor (P 4) is inoperative, and, also, the gate terminal of the N-channel transistor (N 4) is applied to a "low" signal N-channel transistor (N 4) is not operating, so the output buffer circuit is not operating Next, the output buffer circuit is operated when the control signal Φ OE becomes "high." When the control signal Φ OE is "high" and the input signal Vin is "low", the inverter INV 5 is turned off. having passed signal is the "low", the P-channel transistor (P 4) the gate is in the application of "low" signal, also the P-channel transistor (P 3) of the drain terminal of the drain terminal and the N-channel transistor (N 3) Becomes " low " A "low" signal is applied to the gate terminal of N 4 ) so that the output signal Vout remains "high".
여기서, 입력신호(Vin)가 "하이"로 되면 인버터(INV5)를 통과한 신호는 "하이"로 되어 P채널 트랜지스터(P4)의 게이트에 "하이"신호가 인가되어 P채널 트랜지스터(P4)는 동작하지 않게 된다. 또한 낸드 게이트(NAND2)를 통과한 신호V는 "로우"가 된다. P채널 트랜지스터(P3)의 소오스 단자와 N채널 트랜지스터(N2)의 소오스 단자가 접속된 정션(A)의 전위V는 N채널 트랜지스터(N2)의 게이트 단자와 드레인 단자가 함께 연결되어 있으므로, 항상 Vcc-VT(트랜지스터 N2의 문턱 전압)의 전위를 유지한다. 따라서, 낸드 게이트(NAND2)의 출력V이 "로우"신호가 되면, 정선()의 전압이 P채널 트랜지스터(P3)를 거쳐 N채널 트랜지스터(N4)의 게이트 단자에 인가되므로, 출력단의 전하가 N채널 트랜지스터(N4)를 거쳐 Vss로 될때, 흐르는 전류를 억제시켜 Vss까지 빨리 떨어지는 것을 방지한다. 그후, 정션(B)의 신호V가 인버터(INV6, INV7)를 거쳐 노어 게이트(NOR3)의 한단자가 인가되고, 나머지 한단자에는 정션(B)의 신호V가 직접 인가되어, 노어 게이트(NOR3)를 거쳐 인버터(INV8)를 거쳐 지연된후 P채널 트랜지스터(P2)의 케이트 단자 정션(D)에 인가된다. 정션(D)의 신호V가 "로우"이면, P채널 트랜지스터(P2)를 지나서, N채널트랜지스터(N2)의 게이트 단자와 드레인 단자가 접속된 정션(CC)으로부터 정션(A)까지 전류가 흘러 정션(A)의 전압V을 Vcc까지 끌어올린다. 다음에, 정션(B)의 전압V이 "로우"이므로, 정션(C)의 전압V은 Vcc까지 상승하여, N채널 트랜지스터(N4)의 게이트 단자에 전 Vcc가 인가되어 N채널 트랜지스터(N4)의 구동능력을 커지게 한다.Here, the input signal (Vin) is when a "high" signal that has passed through the inverter (INV5) is in "high" P-channel transistor (P 4) the gate is in the application of "high" signal of a P-channel transistor (P 4 ) Will not work. In addition, the signal V passed through the NAND gate (NAND 2 ). Becomes "low". The potential V of the junction A to which the source terminal of the P-channel transistor P 3 and the source terminal of the N-channel transistor N 2 are connected. Since the gate terminal and the drain terminal of the N-channel transistor N 2 are connected together, always maintain the potential of Vcc-V T (threshold voltage of the transistor N 2 ). Therefore, the output V of the NAND gate NAND 2 When this "low" signal is reached, ) Is applied to the gate terminal of the N-channel transistor N 4 via the P-channel transistor P 3 , so that when the charge at the output terminal becomes Vss through the N-channel transistor N 4 , the current flowing is suppressed to Vss. To prevent falling quickly. Thereafter, the signal V of the junction B One terminal of NOR gate NOR 3 is applied via inverters INV6 and INV7, and signal V of junction B is applied to the other terminal. Is directly applied, is delayed via the inverter gate INV 8 via the NOR gate NOR 3 , and then applied to the gate terminal junction D of the P channel transistor P 2 . Signal V of junction (D) Is "low", the current flows from the junction CC connected to the gate terminal and the drain terminal of the N-channel transistor N 2 through the P-channel transistor P 2 to the junction A, whereby Voltage V Up to Vcc. Next, the voltage V of the junction B Is low, the voltage V of the junction C By raised to Vcc, Vcc is applied to the former to the gate terminal of the N-channel transistor (N 4) and increases the driving capability of the N-channel transistor (N 4).
즉, 출력이 "하이"신호에서 "로우"신호로 변경될때, 정션(C)를 초기부터 풀스윙시키는 것이 아니고, 초기에는 Vcc-VT로 되게 하여 N채널 트랜지스터(N4)를 거쳐 어느 정도 떨어지게 한후 다시 지연회로를 거쳐 피드백시킨 신호 VD가 "로우"로 되면 P채널 트랜지스터(P2)를 통해 정션(A)의 전위V가 Vcc로 올라가므로 정션(C)의 전위Vc가 풀 Vcc 레벨로 상승하게 된다. 그러면 출력단의 전위는 Vss로 떨어지게 된다.That is, when the output is changed from a "high" signal to a "low" signal, the junction C is not pulled from the beginning, but initially Vcc-V T to some extent through the N-channel transistor N 4 . When the signal V D fed back through the delay circuit and then fed back goes low, the potential V of the junction A is passed through the P-channel transistor P 2 . Since the voltage rises to Vcc, the potential Vc of the junction C rises to the full Vcc level. The potential at the output stage then drops to Vss.
이상에서 살펴본 바와같이, 본발명은 N채널 트랜지스터의 게이트 단자와 드레인 단자가 함께 접속되어, 소오스 단자의 전위가 Vcc-VT레벨을 유지하는 특성을 이용하여 출력단(Vout)의 전압을 "하이"에서 "로우"로 변경시킬때 N채널 트랜지스터(N4)의 게이트 단자에 초기부터 Vcc전압을 인가하는 것이 아니고, 초기에는 Vcc-VT전압을 인가하여 출력단의 전압을 어느 정도 떨어지게 한후, 다시 지연회로를 거쳐서 트랜지스터 N4의 게이트 단자에 Vcc 전압이 인가되도록 하여 출력단의 전압이 Vss가지 떨어지게 하여, 출력이 직접 "하이"에서 "로우"로 떨어질때 발생하는 Vss 잡음을 억제하여 출력버퍼회로의 안정된 특성을 얻는효과를 가진다.As described above, the present invention "highs" the voltage at the output terminal Vout by utilizing the characteristic that the gate terminal and the drain terminal of the N-channel transistor are connected together so that the potential of the source terminal maintains the Vcc-V T level. when in be changed to "low" N-channel transistor (N 4), not to apply the initial Vcc voltage from the gate terminal of, initially hanhu drops the voltage of the output terminal to some extent by applying a Vcc-V T voltage, again delay The Vcc voltage is applied to the gate terminal of the transistor N 4 through the circuit so that the voltage at the output terminal drops by Vss, thereby suppressing the Vss noise generated when the output falls directly from "high" to "low", thereby ensuring stable output buffer circuit. Has the effect of obtaining characteristics.
Claims (1)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023485A KR940006507B1 (en) | 1991-12-19 | 1991-12-19 | Output buffer circuit |
| JP4338834A JPH0677807A (en) | 1991-12-19 | 1992-12-18 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023485A KR940006507B1 (en) | 1991-12-19 | 1991-12-19 | Output buffer circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930014570A KR930014570A (en) | 1993-07-23 |
| KR940006507B1 true KR940006507B1 (en) | 1994-07-21 |
Family
ID=19325221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910023485A KR940006507B1 (en) | 1991-12-19 | 1991-12-19 | Output buffer circuit |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0677807A (en) |
| KR (1) | KR940006507B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11202970A (en) * | 1998-01-19 | 1999-07-30 | Toshiba Microelectronics Corp | Clock skew preventing circuit |
| JP2009267758A (en) * | 2008-04-25 | 2009-11-12 | Hitachi Ltd | Semiconductor integrated circuit device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666347B2 (en) * | 1988-04-20 | 1997-10-22 | セイコーエプソン株式会社 | Output circuit |
| JPH03209914A (en) * | 1990-01-11 | 1991-09-12 | Mitsubishi Electric Corp | Semiconductor device |
-
1991
- 1991-12-19 KR KR1019910023485A patent/KR940006507B1/en not_active IP Right Cessation
-
1992
- 1992-12-18 JP JP4338834A patent/JPH0677807A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677807A (en) | 1994-03-18 |
| KR930014570A (en) | 1993-07-23 |
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